Digitaltechnik # Rechnerübung 1 Grundvorlesung, SS 2005 Departement Informatik Prof. Daniel Kröning Revision: 1.

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1 Digitaltechnik # Rechnerübung 1 Grundvorlesung, SS 2005 Institut für Computersysteme Departement Informatik Prof. Daniel Kröning Revision: 1.29 ETH Zürich Step-by-step Tutorial für FPGA-Board und Design Tools Übungsziel In dieser Übung sollen Sie sich vertraut machen mit den Design Tools die heutzutage eingesetzt werden. Der Entwurfsprozess beginnt bei der Spezifikation und endet schliesslich beim Transistor. Normalerweise überlegt man sich mit Papier und Bleistift die Architektur und beginnt dann VHDL Code (Register Transfer Level) zu schreiben. Die Übersetzung in die unteren Stufen wird durch ein Synthesetool vorgenommen; wir werden auf Gatter Level beginnen und schliesslich bei dem RTL landen. Spezifikation Architektur RTL Gatter Transistor Abbildung 1: Synthese Windows starten Zunächst muss ggf. Windows gestartet werden. Starten Sie dazu den Rechner neu und wählen Sie im Bootmenü Windows. Nun können Sie sich mit n.ethz-benutzernamen und Passwort einloggen. Praktikumsboard Auf dem Board befindet sich ein Spartan-3 FPGA (Field-Programmable Gate Array; d.h. programmierbarer Logikbaustein) der Firma Xilinx. In der Industrie werden solche Chips normalerweise für Rapid Prototyping oder Designs mit kleineren Stückzahlen eingesetzt. Das verwendete Board besitzt einen VGA Ausgang, eine RS-232 Schnittstelle, einen PS/2 Anschluss, 1MB SRAM und 2MBit Flash. Das FPGA selbst ist mit 50 Mhz getaktet (FPGAs weisen oftmals eine deutlich niedrigere Taktfrequenz auf als spezialisierte, nicht konfigurierbare ICs wie z.b. Prozessoren). An dieser Stelle wird nur auf das zum Übungsbetrieb Relevante eingegangen; das komplette Handbuch finden Sie auf der Homepage zur Vorlesung. Auf dem FPGA-Board ist rechts unten (Abbildung 2, Nummer 11) eine Reihe von Schiebeschaltern (SW7-SW0, siehe Tabelle 2) montiert, die direkt mit einigen Eingängen des FPGAs verbunden sind. Schalter die,,oben oder,,an sind setzen den entsprechenden Eingang auf High (d.h. 1), diejenigen die,,unten oder,,aus sind erzeugen ein Low (d.h. 0) am Eingang.

2 R Chapter 1: Introductio Rechnerübung A1 Expansion Connector 20 A2 Expansion Connector 5 VGA POWER 6 RS V DONE PROG 25 POWER RS Mbit PlatformFlash 11 1 XILINX XC3S200 FPGA PS/2 B1 Expansion Connector Figure 1-2: Abbildung 2: Xilinx Spartan-3 Board Xilinx Spartan-3 Starter Kit Board (Top Side) 1 FPGA 2 Flash ROM 10 7-Segmentanzeige 11 8 Schiebeschalter 12 8 Leuchtdioden (LED) 13 4 Taster 17 Reset Taste (lädt FPGA mit Konfiguration aus dem Flash) 18 leuchtet, wenn das FPGA fertig programmiert wurde Tabelle 1: Legende zu Abbildung 2 ug130_c1_02_ MHz Schalter SW7 SW6 SW5 SW4 SW3 SW2 SW1 SW0 4 FPGA Pin K13 K14 J13 J14 H13 H14 G12 F12 256Kx16 SRAM 256Kx16 SRAM Tabelle 2: Schiebeschalter Mit der Nummer 13 auf Abbildung 2 sind Drucktaster bezeichnet, welche im gedrückten Zustand die Eingänge am FPGA auf High setzen (Tabelle 2). 29 Schalter BTN3 BTN2 BTN1 BTN0 FPGA Pin 14 L14 L13 M14 M131.2V 6 Tabelle 3: Druckschalter Die 8 Leuchtdioden (Kurzform LED für Light-Emitting-Diode - Licht aussendende Diode) die mit der Nummer 12 angeschrieben sind, werden direkt von den Ausgängen des FPGA angesteuert. Um eine LED einzuschalten muss der zugehörige Ausgang auf 1 gesetzt werden. 2.5V 28 Figure 1-3: LED LD7 LD6 LD5 LD4 LD3 LD2 LD1 LD0 FPGA Pin P11 P12 N12 P13 N14 L12 P14 K12 Xilinx Spartan-3 Starter Kit Board (Bottom Side) Tabelle 4: LEDs ug130_c1_03_042704

3 Rechnerübung 1 3 Inbetriebnahme 1. Schliessen Sie das Verbindungskabel an den mit (22) bezeichneten Ort auf dem Board und den Parallelport (violett) des Computers an. Beachten Sie die Polung des Steckers! Die Beschriftung muss mit der auf dem Board übereinstimmen. 2. Schliessen Sie das Netzteil an. 3. Sobald das Board mit Strom versorgt ist, wird die Konfiguration des FPGAs (1) aus dem Flash (2) geladen und ein Demoprogramm läuft ab. Xilinx ISE (Integrated Synthesis Environment) Starten Sie die FPGA-Entwicklungsumgebung mittels Start Programme Xilinx ISE 6 Project Navigator Das Hauptfenster (Bild 3) ist in vier Bereiche aufgeteilt: Übersichtsfenster zeigt hierarchisch alle zum Projekt gehörigen Files an. Ein Doppelklick auf ein File startet das zugehörige Tool im Editierfenster. Prozessfenster Ein Doppelklick mit der linken Maustaste bzw. der Menüpunkt,,run in dem auf einen Rechtsklick erscheinenden Pop-Up Menü startet den zugehörigen Prozess. Ein grünes Häckchen markiert einen erfolgreich abgelaufenen Prozess. Konsole zeigt die Ausgabe des zuletzt abgelaufenen Prozesses inkl. Warnungen und Fehlermeldungen an. Editierfenster Hier können z.b. VHDL Files bearbeitet werden. Uebersichtsfenster Editierfenster Prozessfenster Konsole Abbildung 3: Xilinx Project Navigator

4 Rechnerübung 1 4 Aufgabe 1.1 Gatter Schema 1. Erstellen Sie zuerst ein neues Projekt: File New Project (Bild 4). Wählen Sie als,,schematic als,,top-level Module Type. Dieses Programm scheint noch Überreste von Windows 3.x Zeiten zu haben und verträgt z.b. Leerzeichen in Verzeichnisnamen nicht; Ihr Home-Verzeichnis sollte aber auch unter,,t: zu finden sein. Abbildung 4: Neues Projekt erstellen Im nachfolgenden Fenster wählen Sie für das Digilent Spartan 3 Board folgende Einstellungen (Bild 5): Device Family Spartan 3 Device xc3s200 Package ft256 Speed Grade -4 Abbildung 5: Einstellungen für Spartan-3 Board Überspringen Sie die nächsten beiden Fenster mit,,weiter und klicken Sie auf,,fertig stellen. 2. Fügen Sie dem Projekt nun ein weiteres File hinzu, indem Sie im Übersichtsfenster mit der Rechten Maustaste klicken und,,new Source auswählen. Markieren Sie auf der linken Seite,,Schematic und klicken Sie auf,,weiter und,,fertig stellen (Siehe Bild 6).

5 Rechnerübung 1 5 Abbildung 6: Neues Schema hinzufügen Nun öffnet sich ein neues Fenster zur Schemaeingabe (Bild 7). Select Cursor Add Wire Add I / O Marker Add symbol Abbildung 7: Schaltung zeichnen

6 Rechnerübung Bauen Sie nun folgende Funktion mit Gattern auf: Z = (A B) (A B) (siehe Bild 7). Platzieren Sie dazu zuerst die Gatter indem Sie das,,add Symbol Tool auswählen und in der,,logic Kategorie das entsprechende Gatter markieren. Anschliessend können Sie mit,,add Wire die Bauelemente verdrahten und mit,,add I/O Marker die Ein- bzw. Ausgänge festlegen. Den,,I/O Markern werden eindeutige Defaultnamen zugeordnet; um diese zu ändern wählen Sie das,,select Cursor Tool aus und machen einen Doppelklick auf den entsprechenden Marker. Im nachfolgenden Fenster können Sie den Namen ändern und angeben, ob dies ein Ein- oder Ausgang ist (Bild 8). Benennen Sie die Inputs A und B und den Ausgang Z. Abbildung 8: I/O Marker umbenennen Wenn Sie das Schema fertig gezeichnet haben, schliessen Sie den Schemaeditor wieder. 4. Nun müssen Sie die virtuellen,,i/o Marker den physikalischen Pins des FPGA s zuweisen, doppelklicken Sie dazu im Prozessfenster (siehe Bild 3) auf User Constraints Assign Package Pins. (Beantworten Sie die ev. nachfolgende Frage einfach mit,,ok ). In der linken unteren Hälfte können Sie nun jeden Input-Pin einem Druck- oder Schiebeschalter (siehe Tabellen 3 und 2) und jeden Output-Pin einer LED (Tabelle 4) zuweisen. Achten Sie bitte darauf, dass Sie keinen Pin zuzuweisen vergessen (erkennbar an einer fetten Schrift im linken oberen Teil) und dass Sie keinen Ausgang einem Schalter zuweisen! Ein Kurzschluss mit Beschädigung des FPGAs wäre die Folge! Nehmen Sie folgende Zuweisung vor:,,i/o Name,,I/O Direction,,Loc Z Output P11 B Input K13 A Input K14 Speichern Sie Ihre Änderungen und schliessen Sie das Fenster wieder. (Achten Sie im Folgenden darauf, dass im Übersichtsfenster das Schema, d.h.,,logic.sch ausgewählt ist, siehe Abbildung 3). 5. Öffnen Sie das Pop-Up Menü (rechte Maustaste) über Generate Programming File und klicken Sie auf Properties... (Bild 10). Stellen Sie Startup Options FPGA Start-Up Clock auf JTAG Clock (Bild 11). 6. Starten Sie nun die Synthese: Rechtsklick auf Generate Programming File Run. 7. Wenn alle Prozesse fehlerfrei abgeschlossen worden sind kann die Programmierung beginnen: Rechtsklick auf Configure Device (impact) Run. Wählen Sie im neu geöffneten Fenster: Boundary-Scan Mode, OK Automatically Connect to cable and identify Boundary-Scan chain, OK. Im nachfolgenden Fenster erscheinen zwei ICs, das linke ist das FPGA selbst; weisen Sie ihm das File,,logic.bit zu. Das rechte ist das Flash-ROM, in das wir die Daten aber nicht ablegen werden; wählen Sie im Dateiauswahldialog,,Bypass aus (rechts unten).

7 Rechnerübung 1 7 Abbildung 9: Pin Assignment. Abbildung 10: Generate Einstellungen

8 Rechnerübung 1 8 Abbildung 11: Startup Options FPGA Start-Up Clock auf JTAG Clock setzen Abbildung 12: Design auf FPGA Übertragen. 8. Klicken Sie anschliessend mit der rechten Maustaste auf das linke IC und wählen Sie Programm... Überspringen Sie das nachfolgende Fenster mit,,ok. Nun wird das FPGA neu programmiert... Manchmal schlägt die Übertragung auch fehl; wiederholen Sie in diesem Fall den Vorgang einfach noch einmal. Überprüfen Sie nun die Schaltung auf dem FPGA! Welche Funktion wurde implementiert?

9 Rechnerübung 1 9 VHDL-Einführung Nun begeben wir uns eine Stufe höher (siehe Bild 1) und bauen die selbe Funktion auf Register Transfer Level (d.h. in VHDL) auf. Laden Sie das File dt-pract1.zip von der Vorlesungsseite herunter und entpacken Sie es in Ihrem Homeverzeichnis. Öffnen Sie im Verzeichnis part1 das Projekt part1.npl: File Open Project (gehen Sie wieder von,,t: aus) Aufgabe 1.2 VHDL-Syntax Das VHDL-Modell in Bug1.vhdl hat noch einige syntaktische Fehler. Finden Sie diese, bis es erfolgreich synthetisiert wird! Das heisst, der Synthetisierer darf keine Fehlermeldungen mehr ausgeben. Wählen Sie dazu die zu synthetisierte Datei im Übersichtsfenster aus und klicken Sie mit der rechten Maustaste im Prozessfenster auf Synthesize - XST und starten den Prozess mit run (siehe Abbildung 13). (Ev. müssen Sie die Datei zuerst speichern, bevor Sie run auswählen können.) Abbildung 13: Design synthetisieren. Wenn Sie nun im Prozessfenster Synthesize - XST View RTL Schematic mit einem Doppelklick starten, dann können Sie sich anschauen, wie der Synthetisierer aus dem VHDL Code die Gatter zusammengebaut hat. In Abbildung 14 sehen Sie das ganze Design als Black Box dargestellt, so wie es durch die entity Deklaration im VHDL Code spezifiziert wird. Mit einem Doppelklick auf dieses Symbol wird der innere Aufbau stufenweise dargestellt (Abbildung 15). Mit den grünen Pfeilen (mit,,pop /,,Push angeschrieben) können Sie in eine selektierte Komponente hineinschauen (,,Push ) oder mit,,pop wieder zurückgehen.

10 Rechnerübung 1 10 Abbildung 14: Pop Push Abbildung 15: Aufgabe 1.3 Multiplexer Öffnen Sie nun das Projekt in part2. Ein Multiplexer ist eine Einheit, welche drei Eingänge hat: sel, i 1 und i 0. 1 Dabei wird beim einzigen Ausgang o i 1 zurückgegeben, falls sel = 1, und i 0 sonst. Untenstehend eine vereinfachte Wahrheitstabelle, wobei für Don t care steht: 1 Die ganze Welt benutzt in der Digitaltechnik jeweils das höchste Bit (MSB) zuerst. Die ganze Welt? Nein, ein nicht ganz kleiner Prozessorhersteller in den USA leistet nach wie vor dieser intuitiven Konvention heftigen Widerstand. Dank einer Prozessorfamilie, welche findige Ingenieure seit langem zusammenbrauen, ist diese Firma praktisch unbesiegbar.

11 Rechnerübung 1 11 sel i 1 i 0 o a) Entity-Deklaration Öffnen Sie das File Mux2to1.vhdl (Doppelklick im Übersichtsfenster). Dieser Teil enthält die Inputs und Outputs sowie die dazugehörigen Datentypen. Vervollständigen Sie die Deklaration der Entity zu einem Multiplexer mit sel, i 1, i 0 und o. (Wichtig: Benennen Sie die Inputs und Outputs genau wie angegeben, wenn Sie den Multiplexer auf dem Board laufen lassen möchten.) b) Verhalten des Multiplexers: Architecture Die Architecture beschreibt nun das Verhalten des Multiplexers mit dem in der Entity vorgegebenen Interface. Überlegen Sie sich, wie Sie die oben beschriebene Entscheidung mit Hilfe der Wertetabelle in eine Boole sche Formel umwandeln. Fügen Sie dann in der Architecture func diese Formel ein. Versuchen Sie Ihr Design (wie in der vorherigen Aufgabe beschrieben) zu synthetisieren! c) Testbench / Simulation Nun sollten Sie nicht der Implementierung blind vertrauen. Darum wird diese getestet. Im File Mux2to1 tb.vhdl finden Sie das Skelett zu einer Testbench. Diese enthält wie üblich keine Ein- und Ausgänge. Stattdessen verwendet sie die Entity Mux2to1 und testet diese systematisch mit verschiedenen Werten. Fügen Sie unten im Code weitere Eingaben ein, um alle möglichen Kombinationen von Inputs zu testen. Die Testbench ist nicht synthetisierbar, da sie Code enthält, der sich nicht direkt in Gatter übersetzen lässt, wie z.b. wait for 50 ns. Starten Sie daher ModelSim zur Simulation Ihres Multiplexers: Programme ModelSim XE III ModelSim. Öffnen Sie part2/part2.mpf über File Open (ev. müssen Sie dazu im Filedialog den Filetyp auf,,project Files / *.mpf umstellen, damit die Datei angezeigt wird). ModelSim kompiliert die Dateien, so dass diese im Simulator lauffähig sind und kann daher mit den synthetisierten Netzlisten nichts anfangen. Kompilieren Sie deshalb alle Dateien: Compile Compile All (siehe 16). Abbildung 16: Modelsim Falls sich alle Dateien kompilieren lassen (bei Status erscheint ein grünes Häkchen), lässt sich die Simulation starten,

12 Rechnerübung 1 12 indem Sie von der Project zur Library Ansicht wechseln und nach einem Rechtsklick auf work/mux2to1 tb Simulate auswählen (siehe Abbildung 17). Abbildung 17: Simulation starten Nun müssen Sie die Signale auswählen, die Sie anzeigen lassen möchten: Rechtsklick auf Mux2to1 tb/dut Add Add to Wave. Lassen Sie die Simulation laufen, indem Sie run -all in die Kommandozeile in der unteren Hälfte eingeben (siehe Abbildung 18). Abbildung 18: Simulation des Multiplexers Falls Sie möchten, können Sie Ihr Design nun, wie in der vorherigen Aufgabe beschrieben, aufs Board übertragen und laufen lassen: wechseln Sie zurück zur Xilinx ISE, wählen Sie die Datei Mux2to1.vhdl aus und starten Sie GenerateGenerate Programming File. Der Schiebeschalter ganz links entspricht dem Signal sel und die beiden Nachfolgenden den beiden anderen Eingängen des Multiplexers. Aufgabe 1.4 Multiplexer mit Netzliste Wechseln Sie wieder zur Xilinx ISE und bleiben Sie nun im selben Projekt part2. Den vorher verwendeten Multiplexer können Sie auch anders implementieren, indem Sie statt den eingebauten logischen Operationen ein vorgegebenes Nand 2- Gatter verwenden. Dieses hat zwei Inputs und einen Output.

13 Rechnerübung 1 13 a) Umwandlung der Logik zu nand Angenommen, Sie dürften nur nand-gatter mit zwei Eingängen verwenden. Es ist bekannt, dass jede Boole sche Funktion sich durch genügend viele solche Gatter darstellen lässt. Formen Sie die in der Architecture func verwendete Formel so um, dass sie nur noch nand enthält! Benutzen Sie die aus der Logik bekannten Umformungen. b) Neue Architecture In Mux2to1.vhdl finden Sie ganz unten ein Skelett für die zweite Architecture net, welche die Entity Mux2to1 implementiert. Um die Implementation zu vervollständigen, müssen Sie: Die Benutzung der Komponente Nand 2 vervollständigen. Verschiedene Gatter instantiieren und diese verbinden. Dabei brauchen Sie sicher noch Signale, die für die Drähte stehen, welche die einzelnen Gatter verbinden. Danach können Sie die Testbench so abändern, dass die neue Architektur verwendet wird. Testen Sie das Ergebnis! Wie lange dauert es nun maximal, bis der gewünschte Output anliegt? Was fällt Ihnen noch auf?