Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs: Technologische Grundlagen programmierbare logische Bausteine 1
Halbleiterdiode Bauelement, durch das nur in eine Richtung Strom fließen kann: I > 0, wenn U D > U S aber Zener-Effekt: I > 0, wenn U D < U Z Varianten: Schottky-Dioden (schneller) Z-Dioden (zur Stabilisierung) Foto-, Leuchtdioden (LEDs) Realisierung von ODER-, UND-Gatter mit Dioden: 2
Transistor (bipolar) Transistor leitet (d.h. es fließt ein Kollektorstrom I C ), falls Basisstrom I B fließt Basisstrom I B fließt nur, falls U BE > U S wenn Transistor sperrt: U CE = f (R C, R Last ) wenn Transistor leitet: U CE = 0.2... 0.6 V Emitterstrom I E =I C +I B Hohe Stromverstärkung β: I C = β I B mit β = 10 2...10 4 3
Multi-Emitter-Transistor Eine Collektorzone und eine Basiszone, aber drei Emitterzonen Grundschaltung mit Multi- Emitter-Transistoren: wenn mindestens ein E i auf L, fließt Strom von C nach E i ( X auf ca. 0.4 V) wenn E 1, E 2 und E 3 auf H, fließt kleiner Strom von B nach C ( X auf ca. 1 V) 4
Transistor-Transistor-Logik (TTL) ausschließlich Stufen mit bipolaren Transistoren Pegel H bei U = 2.8... 5 V Pegel L bei U = 0... 0.4 V einfache Realisierung eines NAND-Gatters: T 1 : UND-Verknüpfung T 2 : Inverter 5
Transistor-Transistor-Logik (TTL, Forts.) NAND-Gatter in TTL: Gegentaktendstufe mit T 3 und T 4 Nachteile von TTL: in jedem Zustand leitet mindestens ein Transistor leitend, hohe Steuerströme für großen Störabstand nötig hoher Energieverbrauch 6
Varianten von TTL Familien von TTL-Schaltkreisen: TTL LS-TTL ALS-TTL F-TTL AS-TTL Bezeichnung 74xx 74LSxx 74ALSxx 74Fxx 74ASxx Spannung 5V Leistung je Gatter 10 mw 2 mw 1 mw 4 mw 22 mw Schaltzeit 10 ns 9 ns 4 ns 2.5 ns 1.5 ns max. Frequenz 40 MHz 50 MHz 100 MHz 125 MHz 230 MHz bei Auswahl ist stets ein Kompromiß zwischen Geschwindigkeit und Energieverbrauch nötig 7
Feldeffekttransistor (FET) n-kanal Sperrschicht FET: U GS = 0 : FET leitend, d.h. I D > 0 für U DS > 0 U GS < 0 : FET sperrt, d.h. I D 0 für U GS U max p-kanal Sperrschicht FET: U GS = 0 : leitend, d.h. I D < 0 für U DS < 0 U GS > 0 : sperrt, d.h. I D 0 für U GS U max Vorteil: leistungslose Steuerung Nachteil: unterschiedliche Polarität von U DS und U GS 8
MOS-Feldeffekttransistor (MOS-FET) Weiterer Anschluß B ( Bulk ) für Substrat, typischerweise mit Source verbunden n-kanal selbstsperrender MOS-FET: U GS = 0 : FET sperrt, d.h. I D = 0 U GS > U S : FET leitend, d.h. I D > 0 für U DS > 0 p-kanal selbstsperrender MOS-FET: U GS = 0 : FET sperrt, d.h. I D = 0 U GS < U S : FET leitend, d.h. I D < 0 für U DS < 0 Vorteile: leistungslose Steuerung, einheitliche Polarität von U DS und U GS 9
Logikschaltungen in PMOS ausschließliche Verwendung von selbstsperrenden p-kanal MOS-FETs Beispiel 1: Inverter T 1 realisiert Widerstand Beispiel 2: NAND/NOR in PMOS durch Parallel-/Reihenschaltung von weiteren MOS-FETs zu T 2 Nachteile: hohe Schaltzeiten, hohe Spannungen (U S = 5V, V SS < 10V) 10
Logikschaltungen in NMOS ausschließliche Verwendung von selbstsperrenden n-kanal MOS-FETs durch andere Herstellungstechnologie kürzere Schaltzeiten und kleinere Spannungen (V DD = 5V) als bei PMOS Beispiel: NAND-Gatter in NMOS weiterer Vorteil: TTL-kompatibel 11
Logikschaltungen in CMOS Verwendung von selbstsperrenden n-kanal und p-kanal MOS-FETs (CMOS = Complementary MOS) Beispiel 1: Inverter (stets ein Transistor gesperrt) Beispiel 2: NAND Vorteile: Energie nur bei Schaltvorgang nötig, somit abhängig von Frequenz sehr hohe Schaltungsdichte möglich 12
Varianten von CMOS Familien von MOS-Schaltkreisen: NMOS CMOS HCMOS LVC AVC Bezeichnung 4xxx 74HCxx 74LVCxx 74AVCxx Spannung 5V 3-15V 2-6 V 1.2-3.6 V 1.2-3.3 V Leistung je Gatter 2 mw (L) 0 mw (H) > 10 µw f (Freq.) > 25 µw f (Freq.) >10 µw f (Freq.) > 25 µw f (Freq.) Schaltzeit 10ns 10 ns 7 ns 4 ns 1 ns max. Frequenz 40 MHz 40 MHz ~75 MHz ~100 MHz ~250 MHz 13
Entwicklung der CMOS Strukturgröße 14