Dynamisch rekonfigurierbarer Coprozessor für Netzwerkprozessoren

Transkript

1 Dynamisch rekonfigurierbarer Coprozessor für Netzwerkprozessoren Erik Maehle Ratzeburger Allee Lübeck luebeck.de Einführungskolloquium zum DFG-SPP Rekonfigurierbare Rechensysteme, Stuttgart,

2 Einleitung Übertragungsgeschwindigkeit im Internet wächst schneller als Rechengeschwindigkeit der Prozessoren. Immer mehr Funktionalität wird ins Netzwerk verlagert (Active Networks). Universalprozessoren in Routern zu langsam, ASICs zu unflexibel und zu teuer Netzwerkprozessoren: Frei programmierbare Spezialprozessoren im Datenpfad

3 Inhalt Einleitung Netzwerkprozessoren - Anwendungen - Programmiermodelle - Beispielarchitekturen Dynamisch rekonfigurierbarer Coprozessor - Konzept - Anbindung an NP - Beispielanwendungen Zusammenfassung und Ausblick

4 Router mit Netzwerkprozessoren Datenpakete werden vom Netzwerkprozessor auf dem Weg zum Switch (Ingress) und vom Switch (Egress) bearbeitet. Verarbeitung von Header und Payload ( deep Packet Processing ) mit Leitungsgeschwindigkeit (Wirespeed). Beispiele: 10 Gb/s (OC-142): 25 Mio. Pakete/s (je 40 Byte) 40 Gb/s (OC-768): 100 Mio. Pakete/s

5 Generische Netzwerkprozessorarchitektur (SoC) Processor Complex: Parallelrechner mit Coprozessoren (HW assists) Gen. purp. CPU: Kontrollfunktionen Paket-Puffer und Routingtabellen: Externer Speicher mit eigenen Verwaltungseinheiten Bitstream Processors: Schnittstelle zum Netzwerk (PHY) bzw. zur Switch Fabric

6 Klassifikation NP Applikationen (Shah) Klasse I: Protokoll-Standards ATM Switching VLAN MPLS IPv4 u. IPv6 IPSec UDP u. TCP Klasse II: Gateway Applikationen Wireless TCP/IP Network Address Translation (NAT) Web Switch Klasse III: Quality of Service Applikationen Accounting Differentiated Services (DiffServ( DiffServ) Integrated Services (IntServ( IntServ) Grundfunktionen: Pattern Matching Lookup Computation Data Manipulation Queue Management Control Processing

7 Strukturelle Klassifikation NP Applikationen (ITI/IBM) Klasse A: unabhängige Pakete Klasse B: gemeinsamer Kontext einmal erzeugt (write( once) anschließend nur gelesen Klasse C: gemeinsamer Kontext jedes Paket liest Kontext jedes Paket schreibt Kontext Klasse D: unregelmäßige Abhängigkeit mit verschieden Datenobjekten zwischen verschieden Strömen

8 Run-To-Completion (RTC) Programmiermodell Downstream Buffer PU PU PU PU Ein Datenpaket pro PU Upstream Buffer + gleicher Code für alle Prozessoren + unabhängig von Prozessorzahl + einfache Integration neue Funktionen + einfache Software-Erstellung - effiziente Lastverteilung notwendig - umfangreicher Applikationscode - mächtiger Instruktionssatz erforderlich - Coprozessor-Support

9 Pipelining (PL) Programmiermodell Upstream Buffer PU PU PU PU Downstream Buffer Jedes Paket durchläuft alle PUs + Zerlegung in einfachere Subtasks + kleinerer Applikationscode + Spezialisierung von Prozessoren + einfachere Hardware-Komplexität - Software-Partitionierung notwendig - Pipeline-Stufen gleicher Größe - Ausführungszeiten dynamisch - sensibel auf Laufzeitschwankungen - Kommunikation/Synchronisation

10 Beispiele für NP-Architekturen Intel ntel IXP1200 Pipelining IBM NP4GS3 Rainier Run-to-Completion

11 Dyadic Protocol Processor Unit des IBM NP4 GS3 Zahlreiche Coprozessoren bzw. Hardware Assists für einfache Grundfunktionen

12 Dynamisch rekonfigurierbarer Coprozessor für NPs Stand der Technik Nur feste oder statisch rekonfigurierbare Coprozessoren für NPs mit relativ einfachen Grundfunktionen Nur Anpassung an längerfristige l Änderungen durch neue Protokolle und Anwendungen unterstützt tzt SPP-Projekt: Projekt: dynamische Rekonfigurierbarkeit Anpassung an kurzfristig wechselnde Verkehrsprofile und -ströme Verlagerung komplexer Funktionen in Coprozessoren

13 Funktionelle Darstellung des dyn. rekonfig. Coprozessors N P Interface HA Typ A H A Typ B HA Typ C HA Typ C Verbindungsstruktur H A Typ A H A Typ C M anager FPGA mit Processor Core Dispatcher Processor C o r e M e m o r y M e m o r y M e m o r y M e m o r y HA: Dispatcher: Manager: Hardware Assists auf der Basis von IP-Cores HW-Einheit zur kurzfristigen Zuteilung der Pakete zu den HAs Längerfristige Organisation und dynamische Rekonfiguration

14 Anbindung an (beliebige) Netzwerkprozessoren Datenstrom Netzwerkprozessor Selektierter Datenstrom Coprozessor Datenstrom Umleitung des Paketstroms vom Netzwerkprozessor über Coprozessor (Standardschnittstelle)

15 Fragestellungen (Entwurf) 1. Funktionalitäten der HA? Flächenbedarf? Zeitverhalten? 2. Schnittstelle zum NP: enge Kopplung für einzelner Funktionen oder lose Kopplung für ganze Paketströme? 3. Zuordnung der HAs zu den NP-Threads (Dispatcher)? Einbindung in NP-Software (Parameterübergabe, Threadanbindung etc.)? 4. Dynamische Rekonfiguration der HAs (Manager)? Strategie (z.b. vorausschauende Planung) Optimale Nutzung der Chipfläche (räumliche Platzierung)?

16 Fragestellungen (Bewertung) 1. Leistungsgewinn durch dynamische Rekonfiguration im Vergleich zu statischen HAs? 2. Einfluss des Verkehrsprofils? Zukünftige Entwicklung der Verkehrsprofile? 3. Verluste durch Schnittstelle zum NP und durch Dispatcher? 4. Skalierbarkeit mit Leitungsgeschwindigkeit und Anzahl der Coprozessoren und HAs?

17 Beispielanwendungen IPSec Access Router Videostreaming Ingress Paketstrom Netzwerkprozessor Ver-/Entschlüsselungscoprozessor High Quality: 15 Mbit/s über GE, FE,... NP Low Quality: <= 4MBit/s High Quality: 15 Mbit/s über GE, FE,... Egress NP 2MBit/s WLAN GPRS, 64kBit/s pro Kanal IPSec Gateway Funktionalität Encapsulating Security Protocol (ESP) 3DES/AES Verschlüsselung Einmalige Coprozessor-Latenz 3DES IP-Cores verfügbar Anpassung der Auflösung von Videoströmen an Endgeräte Umkodierung (MPEG-1, MPEG-2,...) Notwendige Grundfunktionalitäten (DCT, Quantisierer,...) als IP-Cores verfügbar

18 Arbeitsplan Technologieorientierter Schwerpunkt (TS) (T1) Aufbau und Inbetriebnahme eines Versuchsaufbaus aus NP und FPGA-Board (T2) Einbettung von kommerziellen IP-Cores für De/Encryption und Videostromkonvertierung als HA auf dem FPGA (T3) Entwurf und Implementierung des Dispatchers zur Verteilung und Verwaltung der Paketströme (inkl. Schnittstelle zum NP) (T4) Entwurf und Implementierung chipinterner Verbindungsstrukturen der HAs (T5) Messungen des Leistungsverhaltens für verschiedene HA-Konfigurationen und Verkehrsprofile Verfahrensorientiberter Schwerpunkt (VS) (V1) Analyse von typischen Verkehrsprofilen, Definition und Ermittlung der Kenndaten weiterer HAs (V2) Entwicklung von Verfahren für den Manager (V3) Simulation des Managers in SystemC (V4) Einbindung des Coprozessors in die NP-Software (V5) Mitwirkung bei Experimenten und Messungen am Versuchsaufbau

19 Zusammenfassung und Ausblick Netzwerkprozessoren: Spezialprozessoren im Datenpfad zukünftiger Internet-Router Hohe Leistungsanforderung: Deep Packet Wirespeed Coprozessoren: Fest bzw. stat. rekonfig. für einfache Grundfunktionen SPP-Projekt: dyn. rekonfig. Coprozessor mit kurzfristiger Adaption an Verkehrsprofile Entwurf: Aufbau eines Demonstrators auf Basis XILINX Virtex-II Pro unter Nutzung von IP-Cores, Anbindung an IBM Rainier Bewertung: Experimente und Messungen am Demonstrator, Simulationen mit SystemC