Seminar aus Praktischer Informatik DI Dr. Hermann Hellwagner SS 2000 Ausarbeitung von: Marcus Hassler, Franz Kollmann

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1 Netzwerkprozessoren Seminar aus Praktischer Informatik DI Dr. Hermann Hellwagner SS 2000 Ausarbeitung von: Marcus Hassler, Franz Kollmann 1

2 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP1200 2

3 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP1200 3

4 Das ISO/OSI Modell 4

5 Entwicklung von Netzwerkprodukten Bridges Router General-Purpose-Prozessoren Application Specific Standard Products (ASSPs) Application Specific Integrated Circuits (ASICs) Switch on a Chip 5

6 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP1200 6

7 Status Quo 7

8 Quality of Service Dienstgüte Bekanntgabe der gewünschten QoS Paramter bei der Verbindungsanforderung z.b.: - Verzögerung für Verbindungsaufbau - Fehlerwahrscheinlichkeit bei Verbindungsaufbau - Durchsatz - Übertragungsverzögerung - Priorität 8

9 CSIX Standardisierungsforum bzgl. Hardware Beteiligung von 35 renommierten Firmen (Intel, IBM, Motorola, C-Port etc.) CPIX Standardisierungsforum bzgl. Software Beteiligung von einem Dutzend Firmen (IBM, C-Port, Alcatel etc.) 9

10 Programmierbarkeit + Performance von Netzwerkprozessoren 10

11 Interworking mit ASSPs 11

12 Interworking mit hoch- integrierten Netzwerkkomponenten 12

13 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP

14 Custom-ASIC-Design Vorteile High-Speed Performance Relativ geringe Kosten 14

15 Custom-ASIC-Design Nachteile Designphase (ca. 18 Monate) Markterfolges Risiko der Designfehler Eingeschränkte Flexibilität Hohe Kosten für Updates 15

16 ASSPs - Vorteile Günstig (Massenprodukt) Entlastung der CPU durch Verteilung auf einzelne Komponenten Unterstützung von Higher-Level Funktionen 16

17 ASSPs - Nachteile Mangelnde Konfigurierbarkeit Einschränkung von Higher-Level- Services (in Software implementiert) Schwierige Integration in Komplettsystem Komplexeres Design 17

18 Programmierbare Kommunikationskomponenten 1 Digitale Signal-Prozessoren + Flexibilität in Implementierung von Algorithmen Einschränkung allgem. Tasks (Formatieren, Parsen, Klassifizieren, Modifizieren, Switching) Programmiertools verlangen spezielle Sprachenunterstützung 18

19 Programmierbare Kommunikationskomponenten 2 State Machine Engines + Flexibilität Konfiguration und Implementierung sind komplex 19

20 Programmierbare Spezialbausteine + Bessere Programmierbarkeit von Funktionen + Gute Anpassbarkeit - Problem mit Aufgaben über den Zweck hinaus - Eher schlechte Programmiertools 20

21 Pattern-Matching Prozessoren + Flexibilität + Programmierbarkeit 21

22 Switch on a Chip + Schnelle Entwicklungsfähigkeit von Hardwareteilen + Relativ günstig + Gute Performance - Flexibilität - Eingeschränkter Befehlssatz 22

23 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP

24 Der C-5 DCP 24

25 Aufgaben Tabellensuche Queuemanagement Traffic-Klassifizierung Policy-Zwang Switching Routing Weitere netzwerkspezifische Tasks 25

26 Skalierbarkeit 26

27 Single Chip System 1 27

28 Single Chip System 2 28

29 Processingvarianten 29

30 Die Komponenten des Channel Prozessors 30

31 Überblick über den C-5 DCP 31

32 C-5 DCP 32

33 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP

34 Einführung in die Intel Internet Exchange (IX) Architektur Neue Hard- & Softwarelösung Bestehend aus Building Blocks Erster Industriestandard 34

35 Warum gerade jetzt eine neue Architektur? Wandel der Informationsstruktur: früher 80%, jetzt 20 % lokal (Internet!) Effizienz: intelligentere Netzwerke Multi-Protokolle, Dienstgüte, heterogene Netzwerke Herzstück: IXP1200 Netzwerkprozessor 35

36 Elemente der IX Architektur Intel IX Network Processor Intel IXE Applications Engines Intel IXF Formatting Devices Intel LXT Physical Interfaces Intel Platform Development Environment 36

37 In Richtung eines intelligenten Netzwerks Problem: Intelligenz versus Durchsatz Aufgaben: Switching & Prioritäten (Layer 3 und 4) 37

38 Eine neue Definition von Plattform Skalierbarkeit Senkung der Entwicklungskosten Produktdifferenzierung Schnellere Time-to-Market 38

39 Die Intel Netzwerkprozessor Lösung Herzstück der IXA: Der Netzwerkprozessor IX API Software Development Kit Intel Policy Accelerator 100 Karte 10/100 Mbps Ethernet PCI Netzwerkkarte 233 MHz StrongARM Prozessor Level One IXE MB Hauptspeicher 39

40 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP

41 Der IXP1200 Netzwerkprozessor Quality of Service Multiprotokolle Wire-speed Switching Routing Forwarding Protokollkonvertierung Advanced Security IP Multicasting 41

42 Schematische Darstellung des IXP integrierte, programmierbare, multithreaded Microengines 42

43 Schematische Darstellung des IXP1200 PCI Interface 43

44 Schematische Darstellung des IXP1200 IX Bus Architektur 44

45 Schematische Darstellung des IXP1200 Intel StrongARM Prozessor 45

46 Schematische Darstellung des IXP1200 Memory Controller 46

47 Functional Units des IXP1200 StrongARM Core Microprozessor High-performance, low power, 32-bit Embedded RISC Prozessor 16 KByte Instruktions Cache 8 KByte Daten Cache 512 Byte Mini-Cache für Daten, die 1x wiederverwendet werden (und dann verworfen werden) Write Buffer Memory Management Unit Zugriff auf eine IXP1200 FBI Unit, PCI Unit, SRAM und SDRAM Unit 47

48 MHz Taktfrequenz Multi-Thread Unterstüzung für 4 Threads pro Microengine Funktional Single-Cycle ALU- und Shift-Operationen Units des IXP1200 Kein Overhead bei Kontext-Switching 128 General-Purpose Register und 128 Transfer Register bit Instruction Control Store Zugriff auf eine IXP1200 FBI Unit, PCI DMA Kanäle, SRAM und SDRAM 6 Microengines 48

49 Functional Units des IXP1200 Intel 64-bit, MHz Bus 4.2 Gbps Spitzenbandbreite 64-bit oder dual 32-bit Bus Modus Hochgeschwindigkeits I/O Bus (IX Bus) 49

50 Functional Units des IXP1200 PCI Interface kompatibel zum PCI 2.2 Standard 264 MBytes/sec Spitzenlast I 2 O Unterstützung für den StrongARM Core Prozessor 2 DMA Kanäle 4 24-bit Timer 50

51 Functional Units des IXP1200 Standard SDRAM Interface 666 MBytes/sek Spitzenbandbreite Bis zu 256 MBytes SDRAM Bandbreitenverbesserung durch Bank Switching Read-Modify-Write Zugriff Speicher kann (und wird) defragmentiert 51

52 Functional Units des IXP1200 Standard SRAM Interface 333 MBytes/sek Spitzenbandbreite Bis zu 8 MBytes SRAM Bis zu 8 MBytes FlashROM zum Booten des StrongARM Core Atomare push/pop Operationen Atomares Setzen und Löschen von Bits Reduzierte Read/Write Zyklen 52

53 Functional Units des IXP1200 JTAG Support Serielles UART Port Real Time Uhr 4 Gerneral-Purpose I/O Pins 4 24-bit Timer FBI Unit FIFO Queues Hash Unit 4 KByte Scratchpad Memory 53

54 Speichermanagement des IXP

55 SDRAM Schema 55

56 SDRAM Konfigurationen 56

57 SRAM Schema 57

58 SRAM Konfigurationen 58

59 Überblick Entwicklung von Netzwerkprodukten Status quo von Netzwerksystemen Designalternativen Der C-5 DCP Einführung in die IX Architektur Der Intel IXP

60 Quellen Skriptum Hardware Architektur (WS 1999/00) Skriptum Rechnernetze (WS 1999/00) etc... 60