Netzwerkprozessoren Seminarausarbeitung (Hassler, Kollmann SS2000) Netzwerkprozessoren

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1 Netzwerkprozessoren Seminar aus Praktischer Informatik DI Dr. Hermann Hellwagner SS 2000 Ausarbeitung von: Marcus Hassler, Franz Kollmann,

2 1 Netzwerkprozessoren Inhaltsverzeichnis 1. Kurzer Rückblick des Netzwerkprodukt Designs Das ISO OSI Schichten - Modell Heutige Entwicklung von Netzwerksystemen Programmierbarkeit und Performance Programmierbarkeit Programmiermodell Maximale Systemflexibilität Volle Prozessorleistung Hohe funktionale Integration Stabile Programmierschnittstellen Designalternativen Custom ASIC - Design Custom - ASICs und konfigurierbares Prozessordesign Konfigurierbare Systems on a Chip Konfigurierbare Prozessoren Applikationsspezifische Standardprodukte Smart MACs Single - Function Components Programmierbare Kommunikationskomponenten Digitale Signalprozessoren Konfigurierbare State Machine Engine Programmierbare Bauteile mit spezieller Aufgabe Pattern Matching - Prozessoren Chipsets für Netzwerkprozessoren Der C - 5 Digital Communication Processor (DCP) Single Chip - Architektur Angepaßte Performance mit paralleler und Pipeline Abarbeitung Processing Engines Architektur des C 5 DCP Netzwerkschnittstellen Programmierbare Standardinterfaces Die Entwicklungsumgebung Universelle Netzwerkapplikationen Einführung in die Intel Internet Exchange (IX) Architektur Warum gerade jetzt eine neue Architektur? Elemente der IX Architektur In Richtung eines intelligenten Netzwerks Eine neue Definition von Plattform Die Intel Netzwerkprozessor Lösung Der IXP Übersicht Functional Units StrongARM Core Microprocessor Microengines FBI Unit und IX Bus SDRAM and SRAM Units PCI Unit Quellen

3 Abstract Netzwerkprozessoren Momentan findet gerade im Netzwerkbereich ein großer Umbruch statt. Die einzelnen Komponenten, die derzeit noch alle Netzwerkaufgaben separat erledigen, halten den immer größer werdenden Anforderungen langsam nicht mehr statt. Eine Lösung dieses Problems stellen Netzwerkprozessoren dar. Auf ihnen sind mehrere Netzwerkkomponenten kombiniert und arbeiten eng gekoppelt miteinander zusammen. Dadurch ergeben sich viele Vorteile, besonders im Bereich der Performance und Komplexität. Genauer eingegangen wird dabei auf den C5 - DCP von C - Port und den Intel IXP1200, die auf diesem Gebiet zur Zeit eine Vorreiterrolle innehaben. 3

4 1. Kurzer Rückblick des Netzwerkprodukt Designs Gerade in unserer Zeit besteht immer mehr Bedarf an flexiblen, universell einsetzbaren und leistungsfähigen Netzwerkkomponenten. Immer mehr wird von jenen Komponenten abverlangt, die ohnehin schon ausgelastet sind. Höhere Durchsatzraten und kürzere Verarbeitungszeiten werden gefordert. Daß dabei früher oder später eine neue Technologie verwendet werden muß, um dies zu gewährleisten, steht außer Frage. Die Antwort auf diese Fragen soll in Zukunft Netzwerkprozessor, kurz NPU (Network Processing Unit), heißen. Die Hoffnung der Chiphersteller läuft dahingehend, daß diese Komponenten, die durch ihre Vielseitigkeit länger aktuell bleiben, ebenfalls auch preislich ein Erfolg werden. Sie sollen die Funktionalität sowohl von Routern, Switches, Bridges als auch Kodierungseinheiten bereitstellen. Am Beginn des paketbasierten Networkings wurden Netzwerkgeräte wie Bridges und Router mit General Purpose - Prozessoren, ASSPs (Application Specific Standard Products), Interface Controllers und Transceivers ausgestattet. Erst dann ermöglichte die Software das Anpassen an die diversen neuen Protokollstandards. Obwohl diese Designphasen sehr komplex und relativ langwierig waren, haben sie dennoch den Ansprüchen der frühen Netzwerke genügt. Als nach und nach Netzwerkgeschwindigkeit und Netzwerkdichte zunahmen, konnten General Purpose - Prozessoren den steigenden Ansprüchen nicht mehr gerecht werden. Das war der Auslöser für das Entwickeln von simplen Devices mit fixen Funktionen (z.b. Layer 2 Ethernet Switches), die mit ASICs (Application Specific Integrated Circuits) erstellt wurden. Mit dieser Technologie drang man in eine neue Klasse von Produkten vor, wie zum Beispiel den hardwarebasierenden Routern und den Gigabit Ethernet - Switches, die im besonderen im LAN - Einsatzgebiet sehr hohe Performance bei Switching und Routing erreichten. Mit dem Einsatz von ASICs wurde immer mehr Funktionalität in die Hardware gepackt. Viele Computerfirmen investierten deshalb sehr stark in hardwareorientierte Designteams. Die Vereinfachung von Netzwerkprodukten erlaubte den Anbietern ein Verkaufen von spezifischen Netzwerkmoduln auf speziellen Chipsets, wie zum Beispiel das Layer 2 Ethernet Switch on a Chip Produkt. Einige dieser Lösungen bieten eine signifikante Funktionalität 4

5 für ein kleines Anwendungsgebiet an Applikationen, wie ATM Switching oder Ethernet/IP Switching. Netzwerkanbieter streben nach klarer Produktdifferenzierung, die eine lange und risikoreiche ASIC - Entwicklung mit sich zieht. 2. Das ISO OSI Schichten - Modell Abb.1 :Das ISO/OSI Referenzmodell, [HeRN99] Schichtenfunktionalitäten im Überblick: 1. Bitübertragungsschicht Mechanische, elektrische Kopplung 2. Sicherungsschicht Sichere Punkt zu - Punkt Verbindung Bildung von Übertragungsrahmen Fehlererkennung und -behandlung 5

6 3. Vermittlungsschicht Ende zu - Ende Verbindung Wegewahl Sender Empfänger Kopplung von (heterogenen) Netzen 4. Transportschicht Sichere Ende zu - Ende Verbindung Fehlererkennung und behandlung, Flußkontrolle Verwaltung von Verbindungen Sichere Übertragungsqualität 5. Sitzungsschicht Dialogsteuerung Synchronisation 6. Darstellungsschicht Transformation von Datenformaten Datenkompression und Verschlüsselung 7. Anwendungsschicht Kommunikation zwischen Anwendungen Spezielle Dienste Wegewahl (Routing): Ein Verfahren zur Bestimmung, auf welcher Ausgangsleitung eines Routers ein ankommendes Paket weiterzuleiten ist (pro Paket oder für die ganze Verbindung). Adaptive Verfahren (dynamisch) Nicht adaptive Verfahren (statisch) Routing läuft auf der Schicht 3 ab. Netzwerkkopplung (Bridging): Ein Verfahren zur Verbindung heterogener LANs. Bridging läuft auf Schicht 2 ab. 6

7 3. Heutige Entwicklung von Netzwerksystemen Die Geschwindigkeit von Netzwerkkomponenten wurde durch den Einsatz von ASICs stark verbessert. Gerade diese Chips machen Layer 2 und Layer 3 Switches so effizient. Sie sind nicht sehr flexibel, aber das ist auch nicht ihr Zweck. In ihnen sind die Aufgaben hart - kodiert, dadurch erledigen sie ihre Tasks sehr schnell. Im Fall von Layer 3 Switching bedeutet dies, IP Pakete in wire speed zu routen. Allerdings hat sich die Chipindustrie dazu entschlossen, die Flexibilität von General Purpose - Prozessoren und die Geschwindigkeit von ASICs zu kombinieren. Damit wurde der Netzwerkprozessor geboren. Renommierte Firmen wie MMC und Intel fördern dieses Konzept. Aber auch andere Jungunternehmen wie C - Port und SiTera arbeiten auf diesem Gebiet. Solche Netzwerkprozessoren sollen in naher Zukunft den Markt der allgemeinen Prozessoren beherrschen. Die Stärke dieser Prozessoren liegt im Gegensatz zu ihren ASICs - Vertretern eben gerade in ihrer Erweiterbarkeit. So kann man zum Beispiel mit geringem Aufwand Multiprotocol Label Switching oder Remote Monitoring hinzufügen, ohne gröbere Änderungen vornehmen zu müssen. Sobald Flexibilität eine Rolle spielt, fällt die Wahl unweigerlich auf einen programmierbaren Chip, einen Netzwerkprozessor. Mit den Netzwerkprozessoren erleben nun Produktlebensdauer und Systemkapazitäten großen Aufschwung. Das führt zu erhöhtem Time to Market - Druck. Obwohl sich IP als dominantes Protokoll etabliert hat, verlangen immer wieder neudefinierte IP - Leistungsfähigkeiten wie Quality of Service (QoS) und Multiprotocol Label Switching (MPLS) von den Anbietern eine durchgängige Softwareunterstützung. Außerdem ist die Anzahl der verschiedenen Interfacetypen (T1, OC - 48, 10/100 Mbit und GigabitEthernet) eher im Steigen als im Sinken begriffen. 7

8 Daher verlangen Netzwerkprodukte die gleiche Programmierbarkeit und Flexibilität, die schon in den frühen CPU - basierten Architekturen zur Verfügung standen, um eine schnelle Adaption an die sich durchsetzenden Standards zu ermöglichen. ASICs ermöglichen dabei die nötige Performancesteigerung. Abb. 2: Das neue Feld der Netzwerkprozessoren, [CPortDef] Der neue Chip, der sogenannte Netzwerkprozessor, ist auf Kommunikationsfunktionen optimiert worden und vereint die Vorteile von RISC - Mikroprozessoren und ASICs in einem Gerät. RISC - Prozessoren (General Purpose Prozessoren) werden wegen ihrer Programmierbarkeit und ihrer Flexibilität verwendet, um der rasend schnellen Datenkommunikationsentwicklung Paroli bieten zu können. Da sie neben Kommunikationsanwendungen auch andere Applikationen unterstützen, haben sie klarerweise nicht die Performance eines ASIC - Bausteins. ASICs lösen dieses Problem - allerdings dauert es 12 bis 18 Monate, um sie zu entwickeln. Sie erfordern ein hochspezialisiertes Expertenteam, um sie zu implementieren, und haben eine eindeutige, unveränderliche Funktionalität. Einen ASIC zu verändern / anzupassen kann 6 bis 9 Monate dauern und kann, was noch viel schlimmer ist, dazu führen, andauernde Upgrades bei Kunden durchzuführen, die einen solchen Chip erworben haben. Netzwerkprozessoren umgehen die Einschränkungen dieser 2 Lösungsansätze und vereinen die Programmierbarkeit von RISC Prozessoren mit der Leistung von ASICs. Dieser Chip 8

9 nutzt einen speziellen Instruktionssatz und Hardwarebeschleuniger, um ein Optimum an Performance bei Kommunikationssoftware zu erreichen. Da Netzwerkprozessoren möglichst effizient arbeiten müssen, sind sie im Gegensatz zu General Purpose - Prozessoren typischerweise an verallgemeinerten Kundenanforderungen angelehnt. Ebenfalls ist es möglich einen speziellen Instruktionssatz zu verwenden, der Kommunikationsfunktionen sehr effizient ausführt - und dies in einem Clock - Cycle. Für Großunternehmen und Service - Provider ist der Einsatz von Netzwerkprozessoren eine Absicherung gegen eine zu schnelle Überalterung der Komponenten. Die Rate der Neueinführungen von netzwerkspezifischen Produkten steigt, während die Industrie zu einem durchgehenden Einsatz von IP -und Ethernet hinkonvergiert. Aufgrund der Trends und Empfehlungen aus dem Kommunikationsgeschäft entwickelte man QoS Mechanismen, die in der Realität auch Anwendung finden. So wird es in den nächsten Jahren sicherlich zu einer Reihe von neuen Entwicklungen im Bereich des Traffic - Controls kommen. Die Frage, die sich nun stellt, ist folgende: Kann man die Ausrüstung anpassen? Mit der neuen Technologie der Netzwerkprozessoren, ja! Das bisherige 56 kbit/s Modem bietet hier ein gutes Beispiel, wie wertvoll Programmierbarkeit ist. Einige Verkäufer boten Prestandard - Produkte an, die programmierbare Digitale Signal - Prozessoren (DSP) verwendeten, um ihre Modem - Algorithmen zu implementieren. Wurde dann ein neuer Standard zu einem späteren Zeitpunkt definiert, mußten lediglich Softwareupgrades eingesetzt werden, um die Modems betriebsbereit zu machen. Netzwerkprozessoren beschleunigen das Time to - Market und reduzieren Entwicklungsausgaben für neue Funktionen und Protokolle. Das Hinzufügen neuer Funktionalitäten kann mit diversen Softwareupdates schnell durchgeführt werden. Das Ganze kann sogar während des Betriebes geschehen, sofern diese gut entworfen worden sind. 9

10 Durch die immer geringer werdende Nachfrage an komplexen ASIC Designs und Controller Designs helfen NPs auch bei der Verkürzung von Time to Market, die in den letzten Jahren sowieso schon um 50% gefallen sind. Diese Flexibilität erlaubt es den Anbietern, bei der Einführung und Entwicklung neuer Netzwerktechnologien und - protokollen viel aggressiver vorzugehen. Ein anderer interessanter und industrierelevanter Vorteil von NPs bezieht sich auf die chiperzeugenden Firmen. Das Faktum, daß NPs in einer Vielzahl von Applikationen zum Einsatz kommen können, bringt die Herstellerfirmen dazu, kleine, sich noch entwickelnde Märkte noch früher zu erschließen als bisher. Dadurch können sie in einen sehr breitgefächerten Markt investieren und mit einem geringeren Startkapital in einen spezifischen Markt einsteigen. Programmierbare Netzwerkprozessoren werden als Hardware - Bauteilen sowohl in Switches als auch in Physical - Layer - Geräten eingesetzt. Sie sind imstande, Informationen vom Layer 2 bis zum Layer 7 des ISO / OSI Modells zu verarbeiten. Im Vergleich zu älteren, hart - kodierten ASICs verlassen sich programmierbare NPs auf die Software, um ihre Funktionalität zu bekommen, die im nachhinein leicht wieder geändert werden kann, sofern dies von Nöten ist. Die momentane Frage, die sich hier stellt ist: Wie wird der Prozessor nun programmiert? Bisher werden Methoden wie Mikroprogrammierung, Mikroprogrammierung in Verbindung mit Standardprogrammiersprachen wie C oder C++ verwendet. Das macht es gerade für Entwickler einfach, diese anzusteuern. Heute verlangt man von Netzwerken eine Unterstützung von geschäftskritischen E - Commerce - Applikationen und eine Integration von Multimedia. Um dies zu erreichen, brauchen Netzwerkmanager eine Art Prioritätskontrolle für verschiedene Applikationen und Usergroups. Der Erfolg dieses policy - orientierten Networkings baut auf die Implementierung eines QoS (Quality of Service) auf, das im gesamten Netzwerk greifen muß. Eine Fragestellung in bezug auf NPs liegt in den Standards. Hierzu wären besonders zwei aktive Foren zu nennen: Common Switching Interface Forum (CSIX) und The Common 10

11 Programming Interface Forum (CPIX), die es sich zur Aufgabe gemacht haben, diverse Standards festzulegen. So haben sich bei CSIX ca. 35 renommierte Firmen zusammengeschlossen, um eine gemeinsame Schnittstelle zwischen Switching Devices und Kommunikationsprozessoren festzulegen. Ihr Ziel ist es, bis Oktober 2000 die Schnittstellen für diese Komponenten (d.h. ihr Zusammenwirken) zu entwickeln. Parallel dazu existiert auch CPIX, die aus annähernd einem Dutzend Firmen besteht. Während CSIX primär versucht, die Hardware auf einen Standard zu bringen, bemüht sich CPIX um einen einheitlichen Softwarestandard im speziellen entwickelt es Programm Interfaces, die für Netzwerkprozessoren zugeschnitten sind. 4. Programmierbarkeit und Performance Netzwerkprozessoren, die heute am Markt vorherrschend sind, vereinigen die Vorteile von Hardwarebausteinen und die der Softwarebausteine. Diese mächtige Kombination stellt eine revolutionäre Erscheinung in bezug auf Kommunikationssysteme dar. Es erlaubt Systemdesignern ein Anbieten größerer Servicevielfalt und sichert eine längere Lebensdauer der Produkte. Die Mächtigkeit von echten Netzwerkprozessoren wird am besten im Lichte der folgenden 7 Attribute, die in folgender Tabelle aufgelistet sind, untersucht. Abb. 3: Die 7 Schlüsselattribute der Netzwerkprozessoren, [CPortDef] 11

12 4.1 Programmierbarkeit Für echte Plattformunabhängigkeit muß ein Netzwerk im weiten Feld der Interfaces, Protokolle und Produkttypen universell anpaßbar sein. Dies verlangt eine Programmierbarkeit des Protokolls auf allen Ebenen vom Layer 2 bis zum Layer 7. Abb. 4: Universeller Switch-Router, [CPortMod] Dieser Typ der Muliprotokoll - Lösungen bringt wichtige, konkurrenzfähige Time to - Market Vorteile und eine dramatische Reduktion der Supportkosten mit sich, sowohl für den Netzwerkbenutzer als auch für den Netzwerkserviceanbieter. 4.2 Programmiermodell Die Programmierung von Netzwerkprozessoren muß von Entwicklerseite her leicht zugänglich sein. C und C++ stellen sehr verbreitetste Programmiersprachen in dar. Das Programmieren in diesen Programmiersprachen erhöht auch die Portabilität für zukünftige Programme rund um Netzwerkprozessoren und Industriestandardinterfaces. Das kann von speziellen Sprachen oder von Statemachine - Codes nicht garantiert werden. 12

13 4.3 Maximale Systemflexibilität Echte Netzwerkprozessoren integrieren all diese implementierten Funktionen von physischen Interfaces bis zu den Switching - Teilen, die nach flexiblen Schnittstellen zur Bitübertragungsschicht und zum Fabric Layer streben. Damit fällt das Updaten von Implementierungen in dieser sich ständig ändernden Netzwerkwelt um vieles leichter. 4.4 Volle Prozessorleistung Die Architektur von Netzwerkprozessoren verlangt weit mehr als nur eine Vereinigung einiger RISC - Prozessoren mit paketverarbeitenden Statemachines. Eine bis ins Detail optimierte Prozessorarchitektur zeigt ein gutes MIPS (Million Instructions Per Second) zu GBPS (Gigabits Per Second) Verhältnis. 4.5 Hohe funktionale Integration Netzwerkprozessoren müssen einerseits Systemintegration, die die Systemkomplexität reduziert, unterstützen sowie gleichzeitig andererseits die Performance verbessern, z.b. mit der Nutzung eines Designs, das mehrere Komponenten verkörpert (ASSP). Dazu kommt, daß ein stark integrierter Netzwerkprozessor Datenfluß Bottlenecks, die bei komponentenorientiertem Design entstehen, vermeidet. Ein integrierter Co - Prozessor kann voll und ganz von internen Units ohne Interconnections genutzt werden. Die Integration von Low - Level - Funktionen auf einem Chip ermöglicht eine höhere Port - Dichte und reduziert gleichzeitig anfallende Kosten. Folgende Graphiken vergleichen ein Multikomponentensystem mit einem stark integriertem System. 13

14 Abb. 5: Übersicht über das Zusammenspiel von Netzwerkkomponenten links mit ASSPs und CPU rechts mit einem hochintegrierten Netzwerk, [CPortMod] 4.6 Stabile Programmierschnittstellen Ein Kommunikationsprozessor kann Daten nicht flexibel versenden, wenn die Programmier - schnittstellen vom Prozessor abhängig sind. Die Prozessorarchitektur muß generische Kommunikationsprogrammierschnittstellen unterstützen, um die Programmierarbeit zu erleichtern und zukünftiges Softwarereuse über Prozessorgenerationen hindurch zu erlauben. Netzwerkprozessoren verbessern die Softwareentwicklungsphasen und die Zuverlässigkeit wesentlich, sofern Softwarestabilität über Prozessorgenerationen hinaus gewährleistet wird. Die Zuverlässigkeit von Software macht einen wesentlichen Faktor in der Systemverfügbarkeit aus. Um das volle Potential an der softwaregestützten Umgebung ausschöpfen zu können, muß der Netzwerkprozessor das Fundament einer kompletten Kommunikationsplattform, das den Vorteil von industrieweiter Hardwareausdehnung mit sich trägt, Softwareapplikationen und einer Fülle von Tools sein. Das kann nur mit einer Architektur gewährleistet werden, die die Flexibilität hat, virtuell alle Protokolle von Drittanbietern, jedes Interface in der Bitübertragungsschicht oder Fabric - Interface und Schnittstellen zu Industriestandardtools zu unterstützen. 14

15 5. Designalternativen Netzwerkprozessoren Natürlich gab es bereits vor den Netzwerkprozessoren eine Fülle von Designalternativen, die eine Hilfestellung in der Herstellung von Netzwerkprodukten waren. Von ausschließlich hardwareunterstützten Lösungen bis zu konfigurierbaren Prozessoren und jüngst Netzwerkprozessor - Chipsets haben Netzwerkanbieter nach und nach ihr Design verbessert und entwickelt. 5.1 Custom ASIC - Design In letzter Zeit haben verbreitete Praktiken des High Speed Netzwerkdesigns die Entwicklung von angepaßten ASICs für kritische Architekturelemente maßgebend beeinflußt. Dieser Lösungsansatz hat sich mit den Anforderungen für Wire Speed Performance zu vernünftigen Kosten durchgesetzt. Die Herstellung von ASICs ist eine kostspielige Angelegenheit, von mehreren Gesichtspunkten aus gesehen: Die Designphase dauert typischerweise 18 Monate (und kann über 3 Jahre hinaus - wachsen). Das Planen von weit in Zukunft liegenden Marktanforderungen und die Sicherstellung des Markterfolges ist sehr schwierig - vor allem wegen der Dynamik der Konkurrenz im selben Markt. Das Risiko von Designfehlern in ASIC - basierten Entwicklungen ist groß denn dann bedarf es oft wieder Monate, um Fehler zu korrigieren. Dies ist im wesentlichen auf die mangelnde Flexibilität des hardwarebasierten Designs zurückzuführen. Mit dieser eingeschränkten Flexibilität ergeben sich ernstzunehmende Schwierigkeiten in der Anpaßung einer Produktfunktionalität in einen sich entwickelnden Markt vor und nach der Einführung in diesen Markt. Das Resultat daraus ist zwar ein kürzerer Produkt - Lifecycle, aber es ergeben sich damit auch größere Marktrisiken. Fachwissen um das ASIC - Design ist Mangelware. Es fehlt an gut ausgebildeten Designern. Die Kosten für Designertools für komplexe ASICs können in der Höhe von Millionen Dollars liegen und benötigen ein ständiges Erweitern, weil auch die Technologie ständig fortschreitet. Die größten Kosten verschlingen die Updates in der Architektur und im Schreiben kritischer Software, die in jeder Produktgeneration anfallen. 15

16 Viele Anbieter ziehen Designalternativen vor, die ihr Time to - Market verbessern und die Risiken der Entwicklungskosten vermindern, vor, während eine Menge von Produkten, die die ASIC - Maßanfertigung fordern, zurückbleiben. 5.2 Custom - ASICs und konfigurierbares Prozessordesign Neue Designtechnologien haben sich entwickelt, um einigen Risiken des ASIC - basierten Designs entgegenzuwirken. Diese beinhalten folgende Komponenten: Integrated Circuits (ICs), die fixe Funktionen und logische Blöcke im Netzwerk mit konfigurierbaren Kopplungen verkörpern. (Systems on a - Chip) Konfigurierbare Prozessorkern mit änderbaren Befehlssätzen, die eingeschränkte Modifikationen erlauben, um einige netzwerkspezifische Tasks zu verwirklichen Konfigurierbare Systems on a Chip Konfigurierbare System on a Chip - Lösungsansätze vereinigen eine Anzahl von fixen Funktionsblöcken mit konfigurierbaren Kopplungen. Diese Bauteile beschleunigen den Entwicklungszyklus für die benötigte Komponente. Solche Bauteile versprechen manchmal ein leichteres Anpassen an zukünftige Gegebenheiten zwischen verschiedenen Elementen. Während diese Lösungsansätze im Vergleich zu traditionellen ASICs einige Vorteile in puncto Time to - Market verzeichnen können, schränkt eine Zusammenfassung von fixen Funktionsblöcken die Flexibilität in bezug auf die Anpaßung an neue Features und Standards ein. Denn das Design soll aus Geschwindigkeitsgründen zum Großteil in Hardware erfolgen. Außerdem reduziert ein softwaregestütztes CPU - Element sowohl die Performance als auch die Programmierbarkeit. 16

17 5.2.2 Konfigurierbare Prozessoren Netzwerkprozessoren Konfigurierbare Prozessorkerne, die in einem ASIC - Design eingebettet sind, erlauben eine Anpaßung des Befehlssatzes. Das erlaubt wiederum den Designern ein Kreieren von Spezialbefehlen für gewisse Kommunikationsaufgaben in Netzwerkapplikationen, wie zum Beispiel die Implementierung von spezifischen Softwareverschlüsselungsalgorithmen. Solche Architekturen nehmen an, daß die Software die Daten bearbeitet, und somit muß der Prozessor in den primären Datenpfad eingefügt werden. Konfigurierbare Systems on a - Chip und konfigurierbare Prozessorkernstücke sind Variationen des maßgeschneiderten Chipentwurf. 5.3 Applikationsspezifische Standardprodukte Die meisten Designs für Kommunikationssysteme, ob CPU - basiert oder ASIC - Architekturen, machen von einigen Spezialkomponenten Gebrauch. Diese werden oft dann verwendet, wenn es schwierig ist, eine spezifische Funktion in einen ASIC einzubauen. Sie sind zu günstigen Preisen als Massenprodukt erhältlich. Viele Anbieter haben ASSPs attraktiver gemacht, indem sie ihre Produkte mit größerer Funktionsdichte ausgestattet haben. Dasselbe ist auch den Tranceivern widerfahren Smart MACs IC - Anbieter im Kommunikationsbereich haben daran gearbeitet, Komponenten schlauer zu machen, indem sie immer mehr Funktionen, die früher von CPU und Software abgearbeitet wurden, auf Komponenten auslagerten. Zum Beispiel haben Hersteller von Ethernet MAC - ICs begonnen, das Verarbeiten einiger Protokolle und Funktionen in die Schnittstellen aufzunehmen. Damit sollen einige Lower Level - Tasks in der Systemsoftware erleichtert werden. Das kann für bestimmte Produktklassen wie Schnittstellenkarten von Netzwerken vorteilhaft sein. Aber es stellt trotzdem nur eine kleine Verbesserung für Kommunikations - systeme dar. 17

18 5.3.2 Single - Function Components Netzwerkprozessoren Eine anderer Lösungsansatz für dieses Problem ist das Herstellen von optimierten Komponenten, die eine einzelne Higher Level - Funktion im System ansprechen. Beispiele dafür sind Suchmaschinen für IP - Adressen und Traffic - Classifiers. Diese Komponenten reduzieren die Anzahl an Funktionen, die der Designer sonst in angepaßten ASICs implementieren müßte. Einiger dieser Komponenten repräsentieren das Neueste von Netzwerk Funktionen. Trotzdem leiden Systeme, die auf diesen Bauteilen basieren, an den Einschränkungen hardwareorientierter Lösungsansätze. Die Konfigurierbarkeit, die in diesen Komponenten unterstützt wird, reicht normalerweise nur für die Unterstützung von spezifischen Designs aus, aber nicht für das Anpassen an auftretende Kundenanforderungen oder Standards. Das größte Hindernis der Single - Function - Komponenten ist erfahrungsgemäß der erforderliche Aufwand, die verschiedenen Komponenten in ein Komplettsystem zu integrieren. Das Interconnection - Design zwischen den Komponenten ist oft der Systembottleneck für Schnittstellen mit hoher Bandbreite wie dem Gigabit - Ethernet. Mehrere Komponenten führen zu komplexeren Designausführungen in der Hardware und zu einer schlechteren Adaption. 5.4 Programmierbare Kommunikationskomponenten Es gibt Klassen von kommunikationsfokussierten ICs mit einer Programmierbarkeit ähnlich den Netzwerkprozessoren Digitale Signalprozessoren Ein DSP bietet eine große Flexibilität in der Implementierung von signalverarbeitenden Algorithmen für eine breite Masse von Applikationen in der Bitübertragungsschicht wie zum Beispiel High - Speed - Modems an. Der DSP ist für mathematische Algorithmen, die im erweiterten Signal - Processing genutzt werden, optimiert worden. 18

19 Viele Anbieter haben vorgeschlagen, den DSP oder mehrere DSPs auf einem Chip zu nutzen, um das reine Signal - Processing auf das Abarbeiten von Higher - Level - Protokollen auszuweiten. Während die Verarbeitung von Protokollen vom DSP unterstützt wird, sind wichtige Tasks wie das Formatieren, das Parsen, die Klassifizierung, die Modifizierung und das Switching von Daten völlig verschieden von den mathematisch orientierten Tasks des DSP. Die Programmiertools für den DSP sind ebenfalls algorithmisch orientiert und verlangen eine spezielle Sprachunterstützung. Also ist der DSP zwar ein gutes Beispiel anspruchsvoller Programmierbarkeit in Kommunikationssystemen, aber sicher nicht eine universell passende Processing - Lösung für Processing - Funktionen in Higher - Level - Protokollen Konfigurierbare State Machine Engine Eine weiterer Lösungsansatz, um einen höheren Flexibilitätsgrad im Komponentenbereich zu erreichen, ist die Anwendung von konfigurierbaren State - Machine Engines. Diese trennen einige protokollverarbeitende Tasks von der General - Purpose - CPU. Diese Geräte wurden manchmal als Netzwerkprozessoren klassifiziert, obwohl diese keine Software ausführen im traditionellen Sinne. Sie haben eine Serie von konfigurierbaren State Machines, die das Framing, das Datenparsen und die Funktionsklassifizierung leiten. Auf diesen Konfigurationen aufbauend können diese Geräte ein Preprocessing von ATM -, Frame Relay - oder Ethernet - formatierten Daten für eine General - Purpose - CPU und für mehrere Komponenten (wie MAC, Klassifizierungsmaschine, oder Custom - ASIC) durchführen. Folgende Abbildung zeigt ein Produktdesign, das eine konfigurierbare State - Machine - Engine benutzt. 19

20 Abb. 6: Typisches State-Machine-Engine-basiertes Design, [CPortMod] Die State - Machines werden durch CPU - zugängliche Register oder externe Bauteile konfiguriert. Da die Konfiguration von State - Machines sehr komplex werden kann, implementieren einige Anbieter die geforderten Funktionen mit einer spezialisierten, prozeduralen Sprache, um den aktuellen Code zu generieren. Obwohl diese State - Machines - orientierten Geräte eine bessere Flexibilität als typische ASSPs mit fixen Funktionen anbieten können, haben sie dennoch deren architekturbedingte Leiden. Das Design dreht sich um die General - Purpose - CPU oder ein Custom - ASIC im Switching - Pfad mit der erforderlichen Performance, Flexibilität und Time - to - Market - Tradeoffs Programmierbare Bauteile mit spezieller Aufgabe Einige Anbieter von Kommunikationskomponenten haben sich auf eine Steigerung der Programmierbarkeit der einzelnen Funktionskomponenten konzentriert. Damit sollen zukünftige Anpaßungsfähigkeit besser unterstützt und die Marktnachfrage ihrer Bauteile ausgeweitet werden. Als Beispiel dafür sollen hier die Segmentation and Reassembly (SAR) Bauteile aufgezählt werden. Diese wurden speziell entwickelt, um das Interworking zwischen Frame und ATM - basierenden Netzwerken zu steuern. SAR - Architekturen bestehen typischerweise aus Utopia 20

21 - Schnittstellen, Frame- und Cell - Parsing - Einheiten, Scheduling und Queuing - Unterstützung und aus einem Prozessor für die Implementierung des Interworking - Protokolls. Ein softwareorientierter Prozessor ist für SAR - Komponenten wegen dem sich ständig erweiternden ATM - Interworking - Standards attraktiver. Es gibt aber viele Schwierigkeiten, wenn alle diese Bauteile dann über ihren ursprünglichen Zweck hinaus angewandt werden (SAR, HDLC, Multiplexing etc.). Die internen Prozessoren wurden speziell für eine Funktion entwickelt. Damit ergibt sich eine fragwürdige Angemessenheit für gröbere, generelle Processing Tasks. Oftmals wird man bei Anwendung dieser Methode durch einen großen Einfluß auf die Systemperformance und die mögliche Unreife von Programmiertools überrascht Pattern Matching - Prozessoren Eine andere Lösungsvariante, das Problem der Unterstützung von Programmierbarkeit zu behandeln, ist eine weitere Ausdehnung der Single - Function - Komponenten. Als Beispiel dazu dient der Pattern - Matching - Prozessor. Abb. 7: Der Pattern - Matching - Processor Abb. 7: Der Pattern - Matching - Processor, [CPortMod] Pattern - Matching - Prozessoren unterstützen eine bessere Flexibilität und Konfigurierbarkeit als Bauteile mit fixen Funktionalitäten, die oben beschrieben wurden. Sie unterstützen sogar mehrere Protokolltypen (ATM, IP etc.). Die Wichtigkeit dieser Bauteile kommt vor allem in eingebetteten Algorithmen und hierbei im besonderen für die Klassifizierung zum Tragen. 21

22 5.5 Chipsets für Netzwerkprozessoren Bei diesen Geräten ergibt sich für die Low - End - Systeme ein offensichtlicher Vorteil in der raschen Entwicklungsfähigkeit von Hardwareteilen zu relativ niedrigen Preisen. Switching Chipsets sind im Grunde die frühen Netzwerkprozessoren. Diese stellen eine komplette Fabric und paketverarbeitende Lösungen bis hin zu Gigabit - Performance bereit. Einige dieser Architekturen unterstützen sowohl paket- als auch zellenorientierte Systeme, aber nicht simultan. Fixe und beschränkte Schnittstellen ermöglichen den Netzwerkanbietern ein Programmieren einiger Funktionalitäten oder schicken Daten an ein externes Gerät weiter. Ein wesentlicher Nachteil von Switch - on - a - Chip und den Designs von Netzwerk - prozessoren ist die eingeschränkte Flexibilität in bezug auf Unterstützung von System - differenzierung oder den erweiterten Services dahinter. Der Befehlssatz, der in der Architektur unterstützt wird, ist primitiv und hat nur eingeschränkten Toolsupport. Es ist nicht unüblich, daß Designer erst spät im Designzyklus die Performance und die funktionale Einschränkungen dieser Interfaces entdecken, was wiederum Time - to - Market - Verzögerungen und kritische funktionale Tradeoffs zur Folge hat. Die meisten dieser Lösungen nutzen auch proprietäre Kopplungen zwischen den verschiedenartigen Chipsetkomponenten, von Port - Processing bis hin zu Switching Fabrics. Ein Trend zunehmender Integration (Zusammenfassen von bislang strikt getrennten Komponenten) läßt sich hierbei ablesen. Das Endresultat zeigt eine eingeschränkte Anpassungsfähigkeit der Endprodukte, ein Verhindern von zukünftigem Wachstum und Anpassungen an die Produktlinien. Solch ein alles oder nichts - Lösungsansatz an das Systemdesign kann oft sehr schwierig für Netzwerkanbieter in Hinblick auf die Annahme von strategischen Produktlinien sein. Für hardwareorientierte Kommunikationsprodukte kann eine komplette Switch - on Chip - Lösung das Time - to - Market verbessern. Für High - End - Produkte, die in einer komplexen und sich ständig entwickelnden Applikationsumgebung leben müssen, wird ein offener Ansatz von Hardware- als auch von Softwareseite her gefordert. 22

23 6. Der C - 5 Digital Communication Processor (DCP) Der C - 5 DCP ist der 1. Netzwerkprozessor in der C - Port Familie, der von der Motorola Firma C - Port entwickelt wurde. Dieser Netzwerkprozessor ist speziell für Netzwerkapplikationen ausgerichtet. Er zeichnet sich vor allem durch seine High - Level - Programmierbarkeit und seine Performance aus und verkörpert gleichzeitig eine gute Kombination von Funktionalität, Computerleistung und Datenbandbreite in einer flexiblen Architektur. Diese Architektur unterstützt eine komplette Programmierbarkeit vom Layer 2 bis zum Layer 7 im ISO/OSI - Modell. Abb 8: Hauptmerkmale des C 5 DCP, [CPortProc] Zell- und Paketverarbeitung sowie Funktionen der Tabellensuche und des Queuemanagement sind im C - 5 integriert. Der C - 5 DCP unterstützt eine Fülle von Netzwerk - Tasks wie Traffic - Klassifizierung und Policy - Zwang neben Switching, Routing und anderen Interworking - Funktionen. Mit Hilfe der Softwarekontrolle können erweiterte Netzwerk - Services effizient und effektiv entwickelt und eingesetzt werden. Jeder C - 5 DCP unterstützt eine Bandbreite bis zu 5 Gbps und kann über MIPS verarbeiten. Mehrerer C - 5 DCPs nebeneinander gekoppelt können sowohl die Bandbreite als auch die Computerleistung erhöhen. Es können also mehrere C - 5 DCP in Verbindung mit einer Switching Fabric genutzt werden. Zum Beispiel erreicht man mit zwei C - 5 DCP eine Steigerung der Bandbreite um das Doppelte also erreicht man dadurch dann eine theoretische Bandbreite von 10 Gbps. 23

24 Abb. 9. Die Skalierbarkeit des C-5 DCP, [CPortProc] 6.1 Single Chip - Architektur Der C DCP besitzt intern eine Reihe von Co - Prozessoren, die netzwerkspezifische Tasks übernehmen. Diese Architektur erlaubt den Prozessoren und Co - Prozessoren ein nebenläufiges Arbeiten. Abb. 10: Das C-5 Single Chip System, [CPortProc] 24

25 Die 16 programmierbaren Channel - Prozessoren (CPs) des C DCP sind für das Empfangen, Abarbeiten und Weiterleiten von Zellen und Paketen zuständig. Jeder CP besteht aus einer RISC - CPU und den doppelten Serial Data Processors (SDPs). CPs können physikalischen Interfaces oder internen Co - Prozessoren zugewiesen werden. Die SDPs haben die Aufgaben, der Codierung und Decodierung von Daten, des Framing, des Formatierens, des Parsens, der Fehlerüberprüfung (CRC) und der Datenbewegungen im allgemeinen. Die SDPs kontrollieren auch die externen, programmierbaren Pin - Logiken. Diese erlauben eine virtuelle Implementierung von Layer 1 Interfaces mit den Verbindungen zu vielen Standardsystemen wie z.b. 10/100Mbps Ethernet (siehe folgende Graphik). Die SDPs können auf Layer 2 Ebene unabhängig voneinander konfiguriert werden, um Ethernet, PoS, HDLC Ströme, ATM, Frame Relay, FibreChannel oder ein anderes Format zu unterstützen. Die Programmierbarkeit von SDPs unterstützt die Vielfalt von Media Access Control Interfaces. Die 5 verschiedenen Co - Prozessoren sind: Executive Prozessor (XP) Dieser dient dem Management und der Koordination der externen Prozessoren des C5 - DCPs Fabric Prozessor (FP) Dieser ist für die Anpassung des C - 5 DCP an industrieführende Fabrics zuständig. Table Lookup Unit (TLU) Sie kümmert sich um die Implementierung von Queries und Updates. Queue Management Unit (QMU) Diese Einheit beschäftigt sich mit der Integration von Queuekontrolle und management. Buffer Management Unit (BMU) Diese Unit ist für ein schnelles und flexibles Speichermanagement zuständig. Drei unabhängige Datenbusse erlauben eine Kommunikationsrate zwischen den Prozessoren und den Co - Prozessoren von 60 Gbps in internen Kommunikationswegen sowie ein nebenläufiges Arbeiten. 25

26 Der C DCP baut auf einem RISC - Befehlssatz auf, was den Nutzen von Standardentwicklungstools ermöglicht. 6.2 Angepaßte Performance mit paralleler und Pipeline Abarbeitung Der C - 5 DCP kann verschiedenartig kombiniert werden, um eine Steigerung von Prozessorleistung, Bandbreite und/oder Durchsatz zu erzielen. Ein CP ist typischerweise allen Ports für Applikationen mittlerer Bandbreite zugewiesen. Es sei hier noch angemerkt, daß ein einzelner CP vollduplex, fest - kodiertes Processing unterstützt. Der CP kann in mehrere parallele Cluster aufgespalten werden, um breitere Datenströme in verschiedenen Bandbreiten zu gewährleisten. Für eine Anpassung der Prozessorleistung an einzelne Applikationen können CPs für Pipelined - Verarbeitung auf einem einzigen Datenstrom angeordnet werden. Das erlaubt eine angepaßte Prozessorleistung unabhängig von der Datenrate. Beide Techniken können auch simultan angewandt werden. Diese Techniken werden von hochentwickelten Hardwaremechanismen unterstützt, die die Komplexität der Softwareentwicklung minimieren. Abb. 11.: Single, parallel und pipelining Processing, [CPortProc] 26

27 6.3 Processing Engines Netzwerkprozessoren Jeder CP besteht aus einem RISC - Prozessor und aus zwei parallelen serielle Datenprozessoren (SDP), wie in folgender Abbildung gezeigt wird. Diese Komponententeile ergeben zusammen Kommunikationsblöcke, die mit Hilfe von Standardsoftware anpaßbar sind und die mehr als 3 Milliarden RISC - Zyklen pro Sekunde abarbeiten können. Die Zellen - und Paketverarbeitung wird mit Hilfe von Spezialspeichern in Pipelines verwirklicht. Diese können fast unabhängig von den anderen Prozessoren agieren. Abb.12: Die Komponenten des Channel Prozessors, [CPortProc] Der RISC - Prozessor hat im allgemeinen folgende Aufgaben: Charakterisierung und Klassifizierung von Zellen und Paketen Policy - Zwang Traffic - Scheduling Die programmierbaren SDPs beschäftigen sich mit den üblichen, zeitintensiven Tasks wie: Programmierbares Feld - Parsing, Extraktion, Einfügen und Entfernen von Datenpaketen CRC Validierung/Berechnung Framing und Verschlüsselung/ Dechiffrierung 27

28 6.4 Architektur des C 5 DCP Netzwerkprozessoren Wie wir oben schon gesehen haben, besteht der C - 5 DCP aus mehreren RISC - Kernen, speziellen Co - Prozessoren und Microcode - Engines in einem Single Integrated Circuit. Nachdem schon die einzelnen Komponenten des C - 5 aufgezeigt wurden, soll hier in diesem Abschnitt ein vollständiger Überblick über den Prozessor gegeben werden. Die folgende Abbildung zeigt den C - 5 DCP als Blockdiagramm: Abb. 13: Der C 5 DCP im Überblick, [CPortMod] 6.5 Netzwerkschnittstellen Die C - 5 DCP - Architektur unterstützt eine Reihe von seriellen und parallelen Protokollen und individuellen Port - Datenraten von DS1(1.544 Mbps) bis OC Integrierte Funktionen wie MACs, SONET, Framers und HDLC - Controller beschleunigen die Systementwicklung, machen das Herstellen von Geräten leichter und minimieren die Gesamtkosten. 28

29 Die sich auf der Bitübertragungsschicht befindendlichen Interfaces des C - 5 DCP werden auf Basis von Ports programmiert, die einem einzelnen C - 5 DCP eine große Auswahl an physikalischen Interfacetypen anbieten. Abb. 14: Die C-5 DCP Interfaceunterstützung, [CPortProc] 6.6 Programmierbare Standardinterfaces Die C - Ware CPI (Communication Programming Interface) ist ein fester Bestandteil von Standardinterfaces, die die Softwareentwicklung im Kommunikationsbereich vereinfachen und die Leistung des C - 5 DCP anheben. Die Aufgabe eines C - Ware CPIs besteht in der Verdeckung der Hardware des C - 5 DCP und in der Abstraktion der am häufigsten gebrauchten Netzwerkaufgaben. Dies wird dadurch erreicht, indem Blöcke gebildet werden. Als Beispiele sind hier das physikalische Interfacemanagement, Data - Forwarding, Table - Lookups, Puffermanagement und Warteschlangenoperationen zu nennen. Das Programmieren auf C - Ware CPIs garantiert Softwarekompatibilität und eine Adaption von Generation zu Generation in der DCP - Kommunikationsprozessorenfamilie. 29

30 Abb. 15: Die C-Ware CPI Services, [CPortMod] 6.7 Die Entwicklungsumgebung Die C - Ware Communications Development Environment (CDE) unterstützt eine umfassende Anzahl an Tools und Services. Die CDE besteht aus: C - Ware Software Toolset Communications Programming Interfaces (CPI) Funktions - und Performancesimulator GNU - Compiler und Debugger Analysierende Performancetools C - Ware Entwicklungssystem PCI Chassis Applikationsspezifische Hostmodule Ein oder mehrere C - 5 DCP Switching - Module Physikalische Interfacemodule (OC - 3, OC - 12, OC - 48, Gigabit Ethernet etc.) Unterstützung der Fabric und anderer Co - Prozessor - Module Hardwaredesignmanual 30

31 6.8 Universelle Netzwerkapplikationen Der C - 5 DCP kann ein großes Anwendungsgebiet unterstützen, einige davon sind: Multi Service Access Platforms (MSAPs) Digital Subscriber Line Access Multiplexer (DSLAM) Ethernet / IP / Frame Relay / ATM Interworking Internet Access mit Switch/ Router 7. Einführung in die Intel Internet Exchange (IX) Architektur Die rasend schnelle Entwicklung von Netzwerksystemen durch die Allgegenwart des Internets erfordert eine neue Vision einer offenen, vielseitigen und programmierbaren Hard - und Softwarelösung. Die IXA (Internet Exchange Architecture) definiert dabei eine Menge diverser Hard- und Softwarekomponenten für Netzwerksystemanbieter, um dem Marktdruck auch weiterhin standzuhalten. Es bietet ein umfassendes Set von sogenannten Building Blocks, um weitgefächerte Plattformlösungen zu entwickeln. Dabei ist IXA der erste Industriestandard, der eine offene Entwicklungsplattform anbietet, die Netzwerkbetreibern hilft, zusammenarbeitende Systemlösungen von anderen Anbietern benutzen zu können. 7.1 Warum gerade jetzt eine neue Architektur? Der Anstoß, warum IXA entwickelt wurde, rührt von dem Wendepunkt her, an dem sich derzeit die Netzwerkindustrie befindet. Vor lediglich 4 Jahren war es gang und gäbe, daß 80% des Netzwerkverkehrs lokaler Natur war, während lediglich 20% außerhalb der eigenen vier Wände stattfand. Dank des Internets mit seinen unzähligen Einsatzgebieten wie oder webbasierten Applikationen kam es zu einer Umkehrung dieses Verhältnisses. 31

32 Dies wiederum bedeutet, daß Pakete weiter und über mehrere komplexe Infrastrukturen geschickt werden, welches ihre Verarbeitung zusätzlich erschwert. Sie müssen effizienter geroutet werden, und das auch mit verschiedene Dienstgütegraden (QoS). Als Ergebnis müssen Netzwerkswitches, die vor ein paar Jahren speziell auf Layer 2 Funktionen getrimmt wurden, heutzutage ebenfalls Layer 3 und Layer 4 Funktionalitäten verarbeiten können. Aus dieser Notwendigkeit heraus wurden die Netzwerke immer intelligenter mittels policy driven Netzwerkkomponenten, die sowohl auf höheren Levels bis hinunter auf die physikalische Ebene arbeiten. Für die netzwerkerzeugende Industrie ist es nicht länger eine Frage, einen LAN- oder WAN - Switch zu bauen, da die Grenze zwischen LAN und WAN langsam verschwindet. Heutige Switches müssen mehrere Protokolle behandeln, verschiedene Arten der Dienstgüte ermöglichen und einen großen Bereich an Netzwerken (Enterprise, Access, Carrier, ISP,...) abdecken können. IXA und sein Herzstück, der Intel IXP1200 Netzwerkprozessor, wurden speziell für diese Tätigkeiten entwickelt. Deshalb wurden viele verschiedene und aussichtsreiche Lösungen (auch von Drittanbietern) zusammengetragen, um den Anforderungen von Programmierern genüge zu tun. All diese Elemente wurden speziell dafür entwickelt, um miteinander eingesetzt zu werden. 7.2 Elemente der IX Architektur IXA unterstützt die Internetinfrastruktur mit zusammenarbeitenden, gut kombinierbaren Building Blocks. Der Intel Pentium III Prozessor ist derzeit ein führender Anwendungsprozessor und arbeitet vorwiegend auf den Schichten 5-7. IXA deckt dabei die fehlenden Schichten von 1 bis 4 ab. 32

33 IXA wurde entworfen, um Entwicklern zusammenarbeitende Hard- und Softwarebausteine zur Verfügung zu stellen: Intel IXP Network Processor: Er kombiniert 6 Onboard - Microengines und einen ARM kompatiblen Kernprozessor. Die Microengines verrichten jene Arbeit in wire - speed, die sonst ASICs gemacht haben, allerdings in einer viel flexibleren Art und Weise. Der StrongARM Prozessor kommt besonders bei Tasks, die in der Kontrollschicht ablaufen, zum Einsatz. Intel IXE Application Engine: Dieser Baustein wird eingesetzt, um eine hochperformante Switching Funktionalität für ATM, Gigabit und 10/100 Mbps Ethernet zu gewährleisten. Intel IXF Formatting Devices: Es ist eine Vielzahl an Devices vorhanden, um ATM Zellen, T1/E1 Frames, Sonet/SDH Frames, Gigabit und 10/100Mbps Ethernet Pakete zu formatieren. Intel LXT Physical Interfaces: Sie inkludieren Interfaces für T1/E1, HDSL, HDSL2, Sonet/SDH PHYs, 10/100Mbps Ethernet und Gigabit Ethernet. Intel IX Platform Development Environment: Intel bietet auch einen Test - Bench an, der es dem Entwickler erlaubt, die Programmierung zu überprüfen, ohne daß die benötigte Hardware schon entwickelt ist. Diese Simulationssoftware ist sehr ausgereift und soll einwandfrei Netzwerksysteme realitätsgetreu nachbilden. 7.3 In Richtung eines intelligenten Netzwerks Die größte Herausforderung heutzutage liegt darin, anpaßbare Intelligenz in Netzwerke einzubauen, und das auf allen Levels, ohne den Durchsatz zu drosseln. Ein Beispiel: Ein IP Paket mit eingebetteter Klassifizierung und Quality of Service benötigt die Verarbeitung eines Bit Headers, während Übertragungsgeschwindigkeiten im OC - 12 Bereich oder höher aufrecht erhalten werden sollen. Genau hier kommt IXA durch die Programmierbarkeit und Anpassungsfähigkeit unter dem Applikationslayer zum Einsatz. 33

34 Der IXP Netzwerkprozessor arbeitet primär auf den Schichten 3 und 4, im speziellen für Switching und Paketprioritäten. Die IXE - Application - Engines stellen zusätzliche transportspezifische Funktionalitäten zur Verfügung. Der IXP1200 kann ebenfalls auch bei der Kopplung verschiedener Netzwerke zum Einsatz kommen, zum Beispiel an einem LAN / WAN Gateway, an dem von Ethernet - Paketen auf ATM - Zellen übersetzt und geroutet werden muss. Wenn der Netzwerkprozessor eine Zelle sendet, wandert diese über den neuen IX High - Speed Bus. Der IXP1200 bietet sowohl einen PCI Bus mit Kontroll- und Managementfunktionalität, als auch den IX Bus, um Layer 2 IXF Devices mit minimalem Overhead anzubinden. 7.4 Eine neue Definition von Plattform IXA ist weit mehr als nur eine Multi - Layer - Kollektion von Chips. Es spiegelt mehr einen neuen Weg der Produktentwicklung für Netzwerksysteme wider. Echte Plattformen sind erweiterbar, auf einem Standard basierend und sehr vielseitig. Sie ermöglichen dem Entwickler Skalierbarkeit, Produktdifferenzierung, schnellere Time - to - Market und Senkung der Kosten der Entwicklung. Wie kann nun IXA mit dieser Plattform - Definition mithalten? Skalierbarkeit: Über den Intel IXB3208 IX Bus können Netzwerksysteme mehrere IXP1200 zusammenschließen, um bis zu 10Gbps an Durchsatz erreichen. Mit IXA haben die Entwickler auch die Möglichkeit, ihre Implementierungen von einem ATM Port einfach auf einen Virtual Private Network portieren zu können, und das im Grunde ohne spezifische Anpassungen durchführen zu müssen. Senkung der Entwicklungskosten: Durch die Flexibilität bei der Programmierung sinken die Entwicklungs- und Einsatzkosten drastisch, da auf zusätzliche ASICs ganz verzichtet werden kann. 34

35 Produktdifferenzierung: Netzwerkprozessoren Mit 6 programmierbaren Microengines und einem programmierbaren Hauptprozessor hat man jede Möglichkeit, spezialisierte Algorithmen und Programme zu entwickeln, die einen von der Konkurrenz abheben. Schnellere Time - to - Market: Um einen ASIC zu entwickeln, braucht man im Schnitt zwischen 12 und 18 Monaten. Sollte nach dieser Zeit ebenfalls ein neuer Standard herausgekommen sein, der nicht konform zu dem gerade entwickelten Chip geht, trifft es die Produzenten besonders hart. Die IXA Baukomponenten helfen dabei, bessere Produkte viel schneller auf den Markt zu bekommen, und das mit zusätzlich besserer Bandbreitenausnützung und Multi - Protokoll - Fähigkeit. 7.5 Die Intel Netzwerkprozessor Lösung Die Intel Netzwerkprozessor - Familie ist das Herzstück der Intel Internet Exchange Architektur. Sie beinhaltet das IX - API Software Developers Kit (SDK), den Intel Netzwerkprozessor den Level One* IXE100 ASIC und Intel Policy Accelerators (PCI und PMC Karten). Das IX - API SDK ermöglicht Entwicklern, schnell policy driven Netzwerkapplikationen zu erstellen. Es beinhaltet eine Menge von Tools, Bibliotheken, Treibern, die zum Implementieren, Debuggen und Verteilen von Anwendungen notwendig sind, die Intel Policy Accelerators und den Level One IXE100. Der Level One IXE100 ist der eigentliche Netzwerkprozessor, der vier Level One Classification Engines, zwei eingebettete 10/100 Ethernet MACs und einen lokal verwalteten PCI - Bus für einen optionalen Koprozessor umfaßt, um zum Beispiel Verschlüsselungen zu beschleunigen. Der ASIC beinhaltet ebenfalls einen Prozessor - Bus zu einem anderen optionalen StrongARM Prozessor. 35

36 Die Intel Policy Accelerator 100 ist eine 10/100 Mbps Ethernet Netzwerkkarte, die in einen Standard PCI - Steckplatz paßt. Auf ihr befindet sich ein 233 MHz StrongARM Prozessor, der Level One IXE100, und 128 MB Hauptspeicher. 8. Der IXP1200 Der Prozessor ist dafür ausgelegt, Services wie QoS, Multiprotokollbearbeitung, wire - speed Switching (bis zu 3 Mio. Pakete pro Sekunde, allerdings sind mehrere Prozessoren kombinierbar), Routing, Forwarding, Protokollkonvertierung, Advanced Security und IP Multicasting zu unterstützen. 8.1 Übersicht Die Hauptbestandteile des IXP1200 sind: 6 integrierte, programmierbare, multithreaded Microengines IX - Bus Architektur PCI Interface Die Standardschnittstelle ermöglich auch einen Einsatz in laufenden Netzwerken. Intel StrongARM Prozessor Memory Controller Hardware Hash Unit Serial UART Real - time Clock 4 General - Purpose I/O Pins bit Zähler mit CPU Watchdog Support JTAG Unterstützung 4 - Kbyte Scratchpad Memory Der Prozessor ist vollends programmierbar. Er beinhaltet 6 RISC Prozessoren, einen StrongARM Prozessor, 2 Memory Interfaces, ein PCI Interface und ein IX Bus Interface auf 36

37 einer Karte. Er wurde für lose gekoppelte, hybride Netzwerke entworfen. Hoher Durchsatz wird durch die Trennung der Prozessoren von Speicherzugriffen und somit den Latenzzeiten erreicht. Das wird durch die Entkopplung von Functional Units (FUs) für den IX Bus, PCI Bus, SDRAM und SRAM Interfaces von den Ausführungspipelines durch umfangreichsten Einsatz von FIFO Queues und diverse Signalgebung ermöglicht. Das Semaphorkonzept und Thread - Level Support sind dabei hardwaremäßig implementiert um zwischen Threads auf den Microengines ohne Overhead umschalten zu können. Bis zu 4 solcher Thread - Level Tasks kann eine Microengine erledigen, in Summe also 24 Threads pro IXP1200. Mehrere IXP1200 können sowohl parallel als auch seriell oder aber auch in Kombination beider Varianten eingesetzt werden. Abb. 16: Schematische Darstellung des IXP1200, [IntlProd] 37