Cache Grundlagen. Schreibender Cache Zugriff. SS 2012 Grundlagen der Rechnerarchitektur Speicher 22

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1 Cache Grundlagen Schreibender Cache Zugriff SS 212 Grundlagen der Rechnerarchitektur Speicher 22

2 Eine einfache Strategie Schreibt man nur in den Cache, werden Cache und darunter liegender Speicher inkonsistent. Wie erreicht man Konsistenz? Write Through Schreibe immer sofort in den Speicher zurück Einfach aber schlechte Performance Beispiel: 1% Store Instruktionen, CPI ohne Miss = 1 und CPI bei Speicherzugriff = 1. Was ist der Gesamt CPI Wert? SS 212 Grundlagen der Rechnerarchitektur Speicher 23

3 Write Buffer Verbesserungen Ergänzung zu Write Through Ausstehende Writes werden in einem kleinen Puffer zwischengespeichert CPU kann nach schreiben in den Puffer sofort weiter machen Parallel werden Daten aus dem Puffer in den Speicher geschrieben CPU muss nur stallen, wenn der Puffer voll ist. Write Back Alternative zu Write Through Speichere Änderungen zunächst nur im Cache Schreibe Änderung in Speicher nur dann, wenn der Cache Block ersetzt wird SS 212 Grundlagen der Rechnerarchitektur Speicher 24

4 Behandlung von Cache Misses Was passiert beim Schreiben (sowohl bei Write Through als auch Write Back) eines Bytes bei einem Cache Miss? Eine naheliegende Lösung Lade den gesamten Block aus dem Speicher Überschreibe das Byte in dem Block Alternative: No Write Allocate Aktualisiere nur den darunter liegenden Speicher aber nicht den Cache Ist sinnvoll, wenn lesender Zugriff nicht zu erwarten ist SS 212 Grundlagen der Rechnerarchitektur Speicher 25

5 Cache Grundlagen Speicherunterstützung für Caches SS 212 Grundlagen der Rechnerarchitektur Speicher 26

6 Motivation Erinnerung: CPU und Speicher kommunizieren über einen Bus. Was beeinflusst die Miss Penalty? Geschwindigkeit des Busses. Speicherorganisation (siehe gleich). Ein angenommenes Beispiel von Speicherzugriffswerten: 1 Speicherbuszyklus die gewünschten Adressen zu senden 15 Speicherbuszyklen für jeden initiierten DRAM Zugriff 1 Speicherbuszyklus ein Datenwort zu senden Was ist die Miss Penalty bei einem Cache mit vier Word Breite und sequentiellem Zugriff auf ein DRAM mit einem Word Breite? Kann man das verbessern? SS 212 Grundlagen der Rechnerarchitektur Speicher 27

7 Bessere Unterstützung durch das DRAM Bezeichnet man auch als Interleaving. Was ist die Miss Penalty für zweimal breiteren Bus und Speicher? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 28

8 Bessere Unterstützung durch das DRAM Bezeichnet man auch als Interleaving. Was ist die Miss Penalty für Speicherorganisation mit 4 parallelen Bänken aber unverändertem Bus? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 29

9 Entwicklungen der letzten Jahre Organisation des Speichers in Zeilen und Spalten. Vorhalten einer ganzen Zeile in einem schnelleren RAM internen SRAM. SDRAM (Synchronous DRAM) Eleminiere Zeit zur CPU RAM Synchronisation durch eigene Clock. DDR (Double Data Rate) Verdopplung des Datentransfers durch Verwendung sowohl steigender als auch fallender Flanke eines Clock Zyklus. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 3

10 Verbessern der Cache Performance SS 212 Grundlagen der Rechnerarchitektur Speicher 31

11 Verbesserte Cache Strategien Im Folgenden betrachten wir eine Verbesserung von Direct Mapped Caching. Zur Darstellung der Verbesserung verwenden wir folgende vereinfachte Cache Darstellung: Speicher Blöcke :... 1 :... 2 : :... 9 :... 1 : Tag Data SS 212 Grundlagen der Rechnerarchitektur Speicher 32

12 Fully Associative Cache Speicher Blöcke :... 1 :... 2 : :... 9 :... 1 : Tag Data Beobachtung: bei Direct Mapped Cache kann ein Speicherblock nur an einer Stelle gespeichert werden. Konsequenz: wechselhafter Zugriff auf zwei Speicherblöcke die auf die selbe Stelle gemappt werden, führt permanent zu Cache Misses. Praktisch wäre doch folgender Cache: Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Ein Eintrag kann überall stehen. Nachteil: Durchsuchen des Cache dauert länger und mehr Hardware Aufwand! Wie wäre es mit einem Kompromiss:... SS 212 Grundlagen der Rechnerarchitektur Speicher 33

13 (N Wege) Set Associative Cache Tag Data Direct Mapped Speicher Blöcke :... 1 :... 2 : :... 9 :... 1 :.... Set Tag Data Tag Data Two Way Set Associative Set Tag Data Tag Data Tag Data Tag Data 1 Four Way Set Associative Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Fully Associative SS 212 Grundlagen der Rechnerarchitektur Speicher 34

14 Zwischenbilanz Finden der Cache Zeile c des Speicher Blocks n in einem Direct Mapped Cache der Größe k? (Vergleiche anschließend n mit dem in Zeile c gespeicherten Tag) Finden der Set s des Speicher Blocks n in einem N Way Set Associative Cache mit k Sets? (Durchlaufe dann die Set s und suche nach einem Tag der n entspricht) SS 212 Grundlagen der Rechnerarchitektur Speicher 35

15 Eine Frage ist noch zu klären Annahme die Set eines N Way Set Associative Cache ist voll (bzw. der Fully Associative Cache ist voll). Wo kann ein neuer Speicherblock abgelegt werden? Tag Data 44...??? Tag Data Tag Data Tag Data Tag Data Häufig verwendete Strategie: Least Recently Used (LRU) Ersetze den Block, auf den schon am längsten nicht zugegriffen wurde. SS 212 Grundlagen der Rechnerarchitektur Speicher 36

16 Mehr Wege resultieren in weniger Misses Beispiel: betrachte Cache Varianten mit vier Speicherblöcken Tag Data 1 Set Tag Data Tag Data 2 Tag Data Tag Data Tag Data Tag Data 3 1 Direct Mapped Set Associative Fully Associative Wie viele Cache Misses erzeugt die folgende Sequenz von Speicherblockzugriffen?, 8,, 6, 8 SS 212 Grundlagen der Rechnerarchitektur Speicher 37

17 Mehr Wege resultieren in weniger Misses Beispiel: Direct Mapped Tag Data Vorüberlegung: Auf welchen Cache Block werden die Block Adressen gemapped? Block Adresse Cache Block 6 8 Speicherblockzugriffe:, 8,, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz SS 212 Grundlagen der Rechnerarchitektur Speicher 38

18 Mehr Wege resultieren in weniger Misses Beispiel: Set Associative Set Tag Data Tag Data 1 Vorüberlegung: In welche Set werden die Block Adressen gemapped? Block Adresse Cache Set 6 8 Speicherblockzugriffe:, 8,, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz Set Set Set 1 Set1 SS 212 Grundlagen der Rechnerarchitektur Speicher 39

19 Mehr Wege resultieren in weniger Misses Beispiel: Fully Associative Tag Data Tag Data Tag Data Tag Data Speicherblockzugriffe:, 8,, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz Block Block 1 Block 2 Block 3 SS 212 Grundlagen der Rechnerarchitektur Speicher 4

20 Wie Aufwendig sind mehr Wege? Offset 2 Bits Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 41

21 Wie viele Wege sind sinnvoll? Feste Zahl kann hier nicht genannt werden. Tradeoff: Zeit/Hardware Aufwand versus Miss Raten. Beobachtung: (64KB Cache, 16 Word Blöcke) Miss Raten lassen sich in dem Beispiel mit mehr Assoziativität nicht besonders weiter reduzieren. Zeit/Hardware Aufwand durch mehr Assoziativität würde sich hier nicht weiter lohnen. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 42

22 Multi Level Caches CPU First Level Cache Second Level Cache Optimiert auf geringe Hit Time (und damit recht klein) Optimiert auf geringe Miss Ratio (also mehr und größere Blöcke und damit höhere Hit Time) Speicher SS 212 Grundlagen der Rechnerarchitektur Speicher 43

23 Virtueller Speicher SS 212 Grundlagen der Rechnerarchitektur Speicher 44

24 Die Idee Virtuelle Adressen Prozess 1 Speicherblock Speicherblock 1 Speicherblock 2 Speicherblock 3 Speicherblock 4 Speicherblock 5 Speicherblock 6 Speicherblock 7... Address Translation Speicherblock Speicherblock 1 Speicherblock 2 Speicherblock 3 Speicherblock 4 Speicherblock 5... Speicherblock m Physikalischer Speicher Address Translation Prozess 2 Speicherblock Speicherblock 1 Speicherblock 2 Speicherblock 3 Speicherblock 4 Speicherblock 5 Speicherblock 6 Speicherblock 7... Virtuelle Adressen Speicherblock n Virtueller Speicher Sekundärer Speicher (Festplatte oder SSD) Speicherblock n Virtueller Speicher SS 212 Grundlagen der Rechnerarchitektur Speicher 45

25 Abbilden von virtuellen auf physikalische Adressen Virtuelle Adresse Virtuelle Seitennummer Seiten Offset Translation Physikalische Adresse Physikalische Seitennummer Seiten Offset Quiz: Größe x des virtuellen Adressraumes, Größe y des physikalischen Adressraumes und Größe z der Speicherblöcke? SS 212 Grundlagen der Rechnerarchitektur Speicher 46

26 Weitere Details zur Address Translation Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 212 SS 212 Grundlagen der Rechnerarchitektur Speicher 47