Grundlagen der Rechnerarchitektur. Speicher

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1 Grundlagen der Rechnerarchitektur Speicher

2 Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2

3 Speicherhierarchie SS 2012 Grundlagen der Rechnerarchitektur Speicher 3

4 Ein großer und schneller Speicher? Besonders schnelle Speicher sind besonders teuer Speichertechnologie Typische Zugriffszeiten $ per GB in 2008 SRAM 0,5 2,5 ns $2000 $5000 DRAM ns $20 $75 Magnetic Disk ns $0,2 $2 Schnellste Speicher müssen auch nahe am Prozessor sein. Beispiel: Signalausbreitungsgeschwindigkeit von etwa 0,3 * 10 9 m/s und Zugriffszeit von 500 ps ergibt eine Distanz von 15 cm. SS 2012 Grundlagen der Rechnerarchitektur Speicher 4

5 Brauchen wir immer den gesamten Speicher? Das Lokalitätsprinzip Zeitliche Lokalität Räumliche Lokalität Beispiel: wir schreiben ein Referat in der Bibliothek Beispiel: typisches Verhalten von Programmen Schleifen fördern zeitliche Lokalität Sequentielle Abarbeitung fördert räumliche Lokalität Sequentielle Abarbeitung von Instruktionen Iterativer Zugriff auf Daten; z.b. Array oder Record Elemente SS 2012 Grundlagen der Rechnerarchitektur Speicher 5

6 Idee: Speicherhierarchie Das Bild ist ein Beispiel; was ist z.b. mit Flash RAM? Die gesamten Daten stehen immer ganz unten Schichten darüber speichern immer eine Teilmenge der Daten der Schicht darunter Häufiger verwendete Daten stehen idealerweise in höherer Speicherschicht Aktuell verwendete Daten sind idealerweise ganz oben Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 6

7 Terminologie Cache Caches werden meist mit ihrer Größe benannt; 4KB Cache Block (oder auch Line genannt) Hit und Miss Hit Rate und Miss Rate Hit Time und Miss Penalty Offensichtlich: Hit Time << Miss Penalty (Begriffe sind unabhängig von dem konkreten Level) Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 7

8 Zusammengefasst Ziel: Zugriffszeit annähernd so schnell wie auf Level 1 bei Speichergröße so groß wie auf Level n. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 8

9 Cache Grundlagen SS 2012 Grundlagen der Rechnerarchitektur Speicher 9

10 Cache Grundlagen Lesender Cache Zugriff SS 2012 Grundlagen der Rechnerarchitektur Speicher 10

11 Beispiel: Cache vor und nach einem Miss Was macht die CPU während eines Cache Miss? CPU Stall. Im folgenden beantworten wir die folgenden Fragen: Wie stellt man fest, ob X n im Cache ist? Wie findet man X n überhaupt in dem Cache? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 11

12 Mögliche Lösung: Direct Mapped Cache Beispiel: Speicher mit 32 und Cache mit 8 Einträgen Mapping ist in der Regel (wie auch im obigen Beispiel) wie folgt: (Block Adresse) modulo (Anzahl Blocks im Cache) Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 12

13 Problem: Speicherbereiche überlappen Lösung: Tags (markiere Cache Eintrag mit oberem Teil der Adresse) Beispiel: Adresse ergibt Cache Index 001 und Tag 10. Tag Index ergibt wieder Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 13

14 Problem: ist der Cache Eintrag gültig? Lösung: Valid Bit (markiere jeden Cache Eintrag damit) Zu Beginn: alle Valid Bits sind 0 Nach erstem Zugriff auf den Cache Eintrag: Valid Bit ist 1 Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 14

15 Ein Beispiel Index Valid Tag Daten Adresse des Zugriffs Daten Hit oder Miss Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 15

16 Cache Blöcke und Offsets Ein Cache Eintrag speichert in der Regel gleich mehrere im Speicher aufeinander folgende Bytes. Grund: räumliche Lokalität wird wie folgt besser ausgenutzt: Bei Cache Miss gleich mehrere Bytes laden Anschließende Zugriffe auf benachbarte Bytes sind dann ein Hit Konsequenz auf die Aufteilung der Adresse der Form Tag Index? Tag Index Offset Beispiel: Cache mit einem Word pro Eintrag (auf nächster Folie) SS 2012 Grundlagen der Rechnerarchitektur Speicher 16

17 Beispielimplementierung eines 4KB Cache Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 17

18 Quiz Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset 32 Bit Adresse SS 2012 Grundlagen der Rechnerarchitektur Speicher 18

19 Quiz Gegeben sei ein Cache mit 64 Blöcken mit Block Größe 16 Bytes. Was ist die Cache Größe in KB? SS 2012 Grundlagen der Rechnerarchitektur Speicher 19

20 Wie groß sollten Cache Blöcke sein? Je Länger die Blöcke desto größer die Konkurrenz. Je Länger die Blöcke desto teurer ein Miss. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 20

21 Ergänzung: Split Caches Split Cache: besteht aus zwei unabhängigen Caches Ein Cache für die Instruktionen Ein Cache für die Daten Vorteil: die Cache Bandbreite (d.h. wie viel Daten pro Zeiteinheit können ausgelesen/geschrieben werden) wird erhöht. Erinnerung: unsere MIPS CPU konnte auch gleichzeitig einen Instruction Fetch und einen Datenzugriff machen. Nachteil: die Miss Rate erhöht sich, da die Aufteilung in Bytes für Instruction und Daten Cache fest ist und ggf. nicht optimal für das aktuelle Programm ist. Beispiel: Miss Raten für einen Intrinsity FastMATH Prozessor Split Cache (32 KB aufgeteilt): 3,24% Miss Rate Combined Cache (32 KB für einen Cache): 3,18% Miss Rate SS 2012 Grundlagen der Rechnerarchitektur Speicher 21

22 Cache Grundlagen Schreibender Cache Zugriff SS 2012 Grundlagen der Rechnerarchitektur Speicher 22

23 Eine einfache Strategie Schreibt man nur in den Cache, werden Cache und darunter liegender Speicher inkonsistent. Wie erreicht man Konsistenz? Write Through Schreibe immer sofort in den Speicher zurück Einfach aber schlechte Performance Beispiel: 10% Store Instruktionen, CPI ohne Miss = 1 und CPI bei Speicherzugriff = 100. Was ist der Gesamt CPI Wert? SS 2012 Grundlagen der Rechnerarchitektur Speicher 23

24 Write Buffer Verbesserungen Ergänzung zu Write Through Ausstehende Writes werden in einem kleinen Puffer zwischengespeichert CPU kann nach schreiben in den Puffer sofort weiter machen Parallel werden Daten aus dem Puffer in den Speicher geschrieben CPU muss nur stallen, wenn der Puffer voll ist. Write Back Alternative zu Write Through Speichere Änderungen zunächst nur im Cache Schreibe Änderung in Speicher nur dann, wenn der Cache Block ersetzt wird SS 2012 Grundlagen der Rechnerarchitektur Speicher 24

25 Behandlung von Cache Misses Was passiert beim Schreiben (sowohl bei Write Through als auch Write Back) eines Bytes bei einem Cache Miss? Eine naheliegende Lösung Lade den gesamten Block aus dem Speicher Überschreibe das Byte in dem Block Alternative: No Write Allocate Aktualisiere nur den darunter liegenden Speicher aber nicht den Cache Ist sinnvoll, wenn lesender Zugriff nicht zu erwarten ist SS 2012 Grundlagen der Rechnerarchitektur Speicher 25

26 Cache Grundlagen Speicherunterstützung für Caches SS 2012 Grundlagen der Rechnerarchitektur Speicher 26

27 Motivation Erinnerung: CPU und Speicher kommunizieren über einen Bus. Was beeinflusst die Miss Penalty? Geschwindigkeit des Busses. Speicherorganisation (siehe gleich). Ein angenommenes Beispiel von Speicherzugriffswerten: 1 Speicherbuszyklus die gewünschten Adressen zu senden 15 Speicherbuszyklen für jeden initiierten DRAM Zugriff 1 Speicherbuszyklus ein Datenwort zu senden Was ist die Miss Penalty bei einem Cache mit vier Word Breite und sequentiellem Zugriff auf ein DRAM mit einem Word Breite? Kann man das verbessern? SS 2012 Grundlagen der Rechnerarchitektur Speicher 27

28 Bessere Unterstützung durch das DRAM Bezeichnet man auch als Interleaving. Was ist die Miss Penalty für zweimal breiteren Bus und Speicher? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 28

29 Bessere Unterstützung durch das DRAM Bezeichnet man auch als Interleaving. Was ist die Miss Penalty für Speicherorganisation mit 4 parallelen Bänken aber unverändertem Bus? Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 29

30 Entwicklungen der letzten Jahre Organisation des Speichers in Zeilen und Spalten. Vorhalten einer ganzen Zeile in einem schnelleren RAM internen SRAM. SDRAM (Synchronous DRAM) Eleminiere Zeit zur CPU RAM Synchronisation durch eigene Clock. DDR (Double Data Rate) Verdopplung des Datentransfers durch Verwendung sowohl steigender als auch fallender Flanke eines Clock Zyklus. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 30

31 Verbessern der Cache Performance SS 2012 Grundlagen der Rechnerarchitektur Speicher 31

32 Verbesserte Cache Strategien Im Folgenden betrachten wir eine Verbesserung von Direct Mapped Caching. Zur Darstellung der Verbesserung verwenden wir folgende vereinfachte Cache Darstellung: Speicher Blöcke 0 :... 1 :... 2 : :... 9 : : Tag Data SS 2012 Grundlagen der Rechnerarchitektur Speicher 32

33 Fully Associative Cache Speicher Blöcke 0 :... 1 :... 2 : :... 9 : : Tag Data Beobachtung: bei Direct Mapped Cache kann ein Speicherblock nur an einer Stelle gespeichert werden. Konsequenz: wechselhafter Zugriff auf zwei Speicherblöcke die auf die selbe Stelle gemappt werden, führt permanent zu Cache Misses. Praktisch wäre doch folgender Cache: Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Ein Eintrag kann überall stehen. Nachteil: Durchsuchen des Cache dauert länger und mehr Hardware Aufwand! Wie wäre es mit einem Kompromiss:... SS 2012 Grundlagen der Rechnerarchitektur Speicher 33

34 (N Wege) Set Associative Cache Tag Data Direct Mapped Speicher Blöcke 0 :... 1 :... 2 : :... 9 : :.... Set Tag Data Tag Data Two Way Set Associative Set Tag Data Tag Data Tag Data Tag Data 0 1 Four Way Set Associative Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Tag Data Fully Associative SS 2012 Grundlagen der Rechnerarchitektur Speicher 34

35 Zwischenbilanz Finden der Cache Zeile c des Speicher Blocks n in einem Direct Mapped Cache der Größe k? (Vergleiche anschließend n mit dem in Zeile c gespeicherten Tag) Finden der Set s des Speicher Blocks n in einem N Way Set Associative Cache mit k Sets? (Durchlaufe dann die Set s und suche nach einem Tag der n entspricht) SS 2012 Grundlagen der Rechnerarchitektur Speicher 35

36 Eine Frage ist noch zu klären Annahme die Set eines N Way Set Associative Cache ist voll (bzw. der Fully Associative Cache ist voll). Wo kann ein neuer Speicherblock abgelegt werden? Tag Data 44...??? Tag Data Tag Data Tag Data Tag Data Häufig verwendete Strategie: Least Recently Used (LRU) Ersetze den Block, auf den schon am längsten nicht zugegriffen wurde. SS 2012 Grundlagen der Rechnerarchitektur Speicher 36

37 Mehr Wege resultieren in weniger Misses Beispiel: betrachte Cache Varianten mit vier Speicherblöcken Tag Data 0 1 Set Tag Data Tag Data 2 0 Tag Data Tag Data Tag Data Tag Data 3 1 Direct Mapped Set Associative Fully Associative Wie viele Cache Misses erzeugt die folgende Sequenz von Speicherblockzugriffen? 0, 8, 0, 6, 8 SS 2012 Grundlagen der Rechnerarchitektur Speicher 37

38 Mehr Wege resultieren in weniger Misses Beispiel: Direct Mapped Tag Data Vorüberlegung: Auf welchen Cache Block werden die Block Adressen gemapped? Block Adresse Cache Block Speicherblockzugriffe: 0, 8, 0, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz SS 2012 Grundlagen der Rechnerarchitektur Speicher 38

39 Mehr Wege resultieren in weniger Misses Beispiel: Set Associative Set Tag Data Tag Data 0 1 Vorüberlegung: In welche Set werden die Block Adressen gemapped? Block Adresse Cache Set Speicherblockzugriffe: 0, 8, 0, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz Set 0 Set 0 Set 1 Set1 SS 2012 Grundlagen der Rechnerarchitektur Speicher 39

40 Mehr Wege resultieren in weniger Misses Beispiel: Fully Associative Tag Data Tag Data Tag Data Tag Data Speicherblockzugriffe: 0, 8, 0, 6, 8 (Speicherblockinhalt = M[i]) Zugriff Hit oder Miss Inhalt der Cache Blöcke nach der Referenz Block 0 Block 1 Block 2 Block 3 SS 2012 Grundlagen der Rechnerarchitektur Speicher 40

41 Wie Aufwendig sind mehr Wege? Offset 2 Bits Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 41

42 Wie viele Wege sind sinnvoll? Feste Zahl kann hier nicht genannt werden. Tradeoff: Zeit/Hardware Aufwand versus Miss Raten. Beobachtung: (64KB Cache, 16 Word Blöcke) Miss Raten lassen sich in dem Beispiel mit mehr Assoziativität nicht besonders weiter reduzieren. Zeit/Hardware Aufwand durch mehr Assoziativität würde sich hier nicht weiter lohnen. Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 SS 2012 Grundlagen der Rechnerarchitektur Speicher 42

43 Multi Level Caches CPU First Level Cache Second Level Cache Optimiert auf geringe Hit Time (und damit recht klein) Optimiert auf geringe Miss Ratio (also mehr und größere Blöcke und damit höhere Hit Time) Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 43