Rechnerstrukturen Winter SPEICHER UND CACHE. (c) Peter Sturm, University of Trier 1
|
|
- Adrian Braun
- vor 7 Jahren
- Abrufe
Transkript
1 9. SPEICHER UND CACHE (c) Peter Sturm, University of Trier 1
2 Inhalt Grundlagen Speichertypen RAM / ROM Dynamisches RAM Cache- Speicher Voll AssoziaNv n- Wege AssoziaNv Direct Mapping Beispiel: 8 Bit- Register \CLR \PRE CLK D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 \CLR \PRE CLK Dx Qx L L X X X L H X X L H L X X H H H L L H H H H (c) Peter Sturm, University of Trier 2
3 Realisierung: 8 Bit- Register D7 D6 \PRE D \PRE CLK \CLR Q \Q D \PRE CLK \CLR Q \Q D \PRE CLK \CLR Q \Q \CLR CLK Q7 Q6 Q0 Einfache Speicher Adressierung einzelner Speicherzellen Speicherbaustein Kapazität (Anzahl Zellen, 2 n ) Größe des Datenvektors pro Adresse (k Bit) Tri- State- Ausgänge Häufig kombinierte Leitung R/W High = Lesen Low = Schreiben Zwei Grundtypen RAM: Lesen und Schreiben ROM: Nur Lesen \CS \RD \WR A0 Dk- 1 An- 1 Speicher (c) Peter Sturm, University of Trier 3
4 Realisierung: 16 mal 4 Bit RAM? \CS \RD \WR A0 A3 Speicher D3 Bemerkungen FF takten kostet Energie Minimale Anzahl FF ansteuern Also Nur FF takten, die sich potennell ändern Beispiel: Nur die angewählte FF- Zeile im Speicher Besser Nur FF takten, wenn sie sich tatsächlich ändern (könnten J ) Beispiel: Nur die angewählte FF- Zeile beim Schreiben (c) Peter Sturm, University of Trier 4
5 SPEICHER Der Hauptspeicher A0 A1 Adreßbus Ak Prozessor D1 Datenbus Dn Speicher Register RD WR READY Kontrollbus (c) Peter Sturm, University of Trier 5
6 (c) Peter Sturm, University of Trier 6
7 Lese- und Schreibspeicher (RAM) FlüchNg StaNsche RAM (Flip- Flop) Dynamische RAM (Kondensatoren) StaNsch- dynamische RAM Kondensator im Flip- Flop- Pelz Nurlesespeicher (ROM) Nicht- flüchng PROM = Einmal programmierbar EPROM = Erasable ROM (UV- Licht) EEPROM = Electrically erasable ROM Flash ROM = Fast ein nicht- flüchnges RAM Speichertypen (c) Peter Sturm, University of Trier 7
8 EPROM Die gute alte Zeit! (c) Peter Sturm, University of Trier 8
9 Beispiel ROM und SRAM 2048 x 4 Bit ROM 8128 x 8 Bit stansches RAM \CS \CS R/\W A0 A0 A1 A1 A2 A2 A3 A3 A4 A5 A6 A7 A8 A9 A10 D1 D2 D3 A4 A5 A6 A7 A8 A9 A10 D1 D2 D3 D4 D6 A11 D6 A12 D7 DIMM Dual In- line Memory Module 64 Bit Datenbus Registered oder Unregistered SPD (Serial Presence Detect) (c) Peter Sturm, University of Trier 9
10 Gewünschtes Speicherlayout Auoau eines 64 K x 16 Bit- Speichers? 0xffff unbenutzt 0x7fff RAM 0x2000 0x17ff 0x0000 unbenutzt ROM Lesezyklus Daten \WR \CS Adresse (c) Peter Sturm, University of Trier 10
11 Schreibzyklus Daten \WR \CS Adresse Read- Modify- Write- Zyklus Daten \WR \CS Adresse (c) Peter Sturm, University of Trier 11
12 Dynamisches RAM (DRAM) 1 Kondensator pro Bit Erheblich kleiner als stansches RAM hohe IntegraNonsdichte geringer Verbrauch KapaziNv = verhältnismäßig langsam IntegraNonsdichte Mehrere Gbit- Chips Stand der Technik Viele Gbit- Chips im Labor Nachteil Kondensator verliert langsam Ladung Schwellwert für sicheres Erkennen eines 1- Bits Refresh ca. alle 4 bis 64 msec Typische Pin- Belegung Viele Adreßleitungen 64 Mbit = 26 Leitungen 256 Mbit = 28 Leitungen 1 Gbit = 30 Leitungen Minimierung der Anschlüsse Adresse in zwei Schriqen Row Column Adreßleitungen halbiert RAS = Row Address Strobe CAS = Column Address Strobe Spezielle Freischaltung der Ausgänge OE = Output Enable \RAS \CAS \WR \OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 D1 D2 D3 D4 D6 D6 D7 (c) Peter Sturm, University of Trier 12
13 Lesezyklus Daten \OE \WR \CAS \RAS Adresse Row Column Schreibzyklus Daten \OE \WR \CAS \RAS Adresse Row Column (c) Peter Sturm, University of Trier 13
14 Fast- Page- Mode Daten Daten 1 Daten 2 \OE \WR \CAS \RAS Adresse Row Column 1 Column 2 Colu Refresh Row bei jedem Zugriff (lesend oder schreibend) aufgefrischen Jede Reihe mindestens alle 8 bis 64 msec ansprechen Verschiedene Techniken RAS- Only- Refresh Nur RAS- Signal für Refresh CAS- Before- RAS- Refresh AkNviert internen Row- Zähler Modi Burst- Modus: Alle x msec alle Reihen auffrischen Distributed- Modus: Auffrischen einzelner Reihen zeitlich verteilen Hidden- Refresh: Refresh während zugriffsfreier Zeiten DRAM- Controller DRAM mit internem Controller (c) Peter Sturm, University of Trier 14
15 Double Data Rates Bandbreiten hqp://h20000.www2.hp.com/bc/docs/support/supportmanual/c /c pdf (c) Peter Sturm, University of Trier 15
16 CACHE Der Cache A0 A1 A0 A1 Ak Ak Prozessor D1 Cache D1 Speicher Dn Dn RD WR RD WR READY READY (c) Peter Sturm, University of Trier 16
17 FunkNonsweise Prozessor Adresse a a k = a Cache Hit Adresse a 0 Daten d 0 Adresse a 1 Daten d 1 Adresse a n- 1 Daten d n- 1 Cache Cache- Zeile ersetzen a 0 a,..., a n- 1 a Cache Miss Idealerweise gleichzeinger Vergleich aller a i mit a AssoziaNve Suche Ersetzungsstrategie Welche Zeile im Cache wird bei Cache Miss ersetzt Speicher Ziele Eigenschauen von Cache und Hauptspeicher: Zugriffsgeschwindigkeit tc und tm Kapazität CC und CM Preis pro Byte PC und PM t C << t M,P C >> P M,C C << C M Eigenschauen des Cache- Hauptspeicher- Verbund: Ziel t eff = p t C + (1 p) t M,P eff = P C C C + P M C M C C + C M,C eff = C M t eff t C p 1,P eff P M C C << C M (c) Peter Sturm, University of Trier 17
18 p = wird meist erreicht Referenzlokalität Zugriff auf InstrukNonen in einer Schleife SequenNeller Zugriff auf InstrukNonen und Daten Häufig referenzierte und ev. veränderte Daten... Trefferrate Gilt primär nur für prozedurale und imperanve Sprachen Keine so ausgeprägte Referenzlokalität bei funknonalen und logischen Programmiersprachen Voll- assozianver Cache Adresse a Adresse a 0 Hoher Aufwand Komparator für jedes ak Großer Flächenbedarf Keine Duplikate Jede Adresse wird maximal einmal gespeichert Ersetzungsstrategie Welche Zeile wird bei Miss ersetzt LRU gängig: Verhalten in der näheren Vergangenheit dem Verhalten in der näheren Zukunu sehr ähnlich Hit Hit Hit Komparator = Adresse a 1 Komparator = Adresse a n- 1 Komparator = Miss = Nachladen und Ersetzen (c) Peter Sturm, University of Trier 18
19 Direct- Mapped Cache Cache- Zeile wird direkt über die Adresse besnmmt Tag wird als Adreßanteil in der Cache- Zeile gespeichert Index besnmmt den Zeileneintrag Index beginnt bei LSB Warum? MSB Adresse Tag t = 0 k 0 Index i t Tag t 0 Daten d 0 Tag t 1 Daten d 1 i t i = t Cache Hit t i t Cache Tag t n- 1 Daten d n- 1 Cache Miss n- Wege- assozianver Cache HalbassoziaNver Cache Einsteig in den Cache analog zu Direct Mapped n parallele Tabellen werden durchsucht Zeilenersetzung auf n Cache- Zeilen n = 2 oder n = 4 gängig Tag t Index i Bank 0 Tag t 0,0 Daten d 0,0 Bank j Tag t 0,j Daten d 0,j Tag t 0,n- 1 Bank n- 1 Daten d 0,n- 1 Tag t 1,0 Daten d 1,0 Tag t 1,j Daten d 1,j Tag t 1,n- 1 Daten d 1,n- 1 Tag t m- 1,0 Daten d m- 1,0 Tag t m- 1,j Daten d m- 1,j Tag t m- 1,n- 1 Daten d m- 1,n- 1 t i,0 t i,j t i,n- 1 Komparator Komparator Komparator Hit = Hit = Hit = Miss Miss Miss t (c) Peter Sturm, University of Trier 19
RO-Tutorien 3 / 6 / 12
RO-Tutorien 3 / 6 / 12 Tutorien zur Vorlesung Rechnerorganisation Christian A. Mandery WOCHE 10 AM 01./02.07.2013 KIT Universität des Landes Baden-Württemberg und nationales Forschungszentrum in der Helmholtz-Gemeinschaft
MehrRechnerorganisation. 1. Juni 201 KC Posch
.6.2 Rechnerorganisation. Juni 2 KC Posch .6.2 2 .6.2 Front Side Bus Accelerated Graphics Port 28 MHz Front Side Bus North Bridge RAM idge South Bri IDE USB PCI Bus 3 .6.2 Front Side Bus Front Side Bus
MehrMikroprozessortechnik Grundlagen 1
Grundlagen - Grundbegriffe, Aufbau, Rechnerarchitekturen, Bus, Speicher - Maschinencode, Zahlendarstellung, Datentypen - ATMELmega28 Progammierung in C - Vergleich C und C++ - Anatomie eines µc-programmes
MehrSpeicher: RAMs, ROMs PROMS, EPROMs, EEPROMs, Flash EPROM
Speicher: RAMs, ROMs PROMS, EPROMs, EEPROMs, Flash EPROM RAMs (Random Access Memory) - Schreib-Lese-Speicher RAMs sind Speicher mit der Aufgabe, binäre Daten für eine bestimmte Zeit zu speichern. Diese
MehrSpeicher (1) zur Realisierung eines Rechnerspeichers benötigt man eine Materie mit physikalischen Eigenschaften, die
Speicher (1) Definition: Speichern ist die kurz- oder langfristige Änderung einer oder mehrerer physikalischer Eigenschaften einer Materie durch ein externes Ereignis. zur Realisierung eines Rechnerspeichers
MehrErgänzung: RAM und ROM. SS 2012 Grundlagen der Rechnerarchitektur Speicher 72
Ergänzung: RAM und ROM SS 2012 Grundlagen der Rechnerarchitektur Speicher 72 Speichern eines Bits versus viele MB Wir wissen wie wir einzelne Bits speichern können (Erinnerung: Latches, Flip Flops) Mehrere
MehrTutorium Rechnerorganisation
Woche 9 Tutorien 3 und 4 zur Vorlesung Rechnerorganisation 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft www.kit.edu
MehrB Hauptspeicher und Cache
und Cache 1. Begriffe 2. SRAM 3. DRAM 4. DRAM-Varianten: EDO-RAM, SDRAM, DDR-RAM, RAMBUS 5. Festwertspeicher: PROM, EPROM, EEPROM 6. Exkurs: Assoziativspeicher 7. Cache 1 und Cache Einordnung in das Schichtenmodell:
MehrB Hauptspeicher und Cache
und Cache und Cache Einordnung in das Schichtenmodell: 1. Begriffe 2. SRAM 3. DRAM 4. DRAM-Varianten: EDO-RAM, SDRAM, DDR-RAM, RAMBUS 5. Festwertspeicher: PROM, EPROM, EEPROM 6. Exkurs: Assoziativspeicher
MehrE Hauptspeicher und Cache
und Cache 1. Begriffe 2. SRAM 3. DRAM 4. DRAM-Varianten: EDO-RAM, SDRAM, DDR-RAM, RAMBUS 5. Festwertspeicher: PROM, EPROM, EEPROM 6. Exkurs: Assoziativspeicher 7. Cache 1 und Cache Einordnung in das Schichtenmodell:
MehrBesprechung des 7. Übungsblattes Speicheraufbau Speichertypen DRAM Speicherbelegung
Themen heute Besprechung des 7. Übungsblattes Speicheraufbau Speichertypen DRAM Speicherbelegung Besprechung des 7. Übungsblattes Aufgabe 4a Der eigentliche Sprung erfolgt in der MEM-Phase (4. Pipeline-Stufe),
MehrAdressierung von Speichern und Eingabe- Ausgabegeräten
Adressierung von Speichern und Eingabe- Ausgabegeräten Adressdecodierung Die Busstruktur von Prozessorsystemen verbindet die Bauteile über gemeinsame Leitungen. Auf dem Bus darf zu einer Zeit immer nur
MehrSpeicher Typen. TI-Übung 5. Speicher SRAM. Speicher DRAM. SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Speicher, Caches
Speicher Typen TI-Übung 5 Speicher, Caches Andreas I. Schmied (andreas.schmied@uni-ulm.de) AspectIX-Team Abteilung Verteilte Systeme Universität Ulm WS2005 SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Charakteristik
MehrRam/Rom/EPRom WIRTSCHAFTSINGENIEURSWESEN. Ausbildungsschwerpunkte: BETRIEBSMANAGEMENT LOGISTIK. Xaver Schweitzer. Jahr: 2011/12
Name: Klasse: Xaver Schweitzer 1BHWI Jahr: 2011/12 Ram/Rom/EPRom Abb. 1 Abb. 2 Abb. 3 Ram Rom EPRom 22.09.2011 1 von 10 Inhaltsverzeichnis INHALTSVERZEICHNIS... 2 EINLEITUNG... 3 RAM... 4 SRAM - Static
MehrDigital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1
Entwicklung der DRAMs Richard Roth / FB Informatik und Mathematik Speicher 1 Entwicklung der DRAMs in Zukunft Richard Roth / FB Informatik und Mathematik Speicher 2 DRAM Speicherzelle (Trench Technology)
MehrHalbleiterspeicher. Halbleiterspeicher. 30.09.2008 Michael Kuhfahl 1
Halbleiterspeicher 30.09.2008 Michael Kuhfahl 1 Gliederung I. FF als Speicher (1 Bit) II. Register als Speicher (n Bit) III. Anordnung der Speicherzellen IV. SRAM V. DRAM VI. ROM VII. PROM VIII. EPROM
MehrDigitaltechnik II SS 2007
Digitaltechnik II SS 27 7. Vorlesung Klaus Kasper Inhalt Register Halbleiterspeicher Random Access Memory (RAM) SRAM DRAM ROM Programmierbare ROM Realisierung digitaler Systeme Digitaltechnik 2 2 Digitaltechnik
MehrDigitaltechnik. 6 Speicherelemente. Revision 1.4
Digitaltechnik 6 Speicherelemente A Revision 1.4 Übersicht Adressen Read-Only Memory ROM Random Access Memory RAM Datenbusse Caches Speicher Memory ROM: read-only memory RAM: random-access memory (besser
MehrFachbereich Medienproduktion
Fachbereich Medienproduktion Herzlich willkommen zur Vorlesung im Studienfach: Grundlagen der Informatik Themenübersicht Rechnertechnik und IT Sicherheit Grundlagen der Rechnertechnik Prozessorarchitekturen
MehrModul 304: Personalcomputer in Betrieb nehmen Thema: Speicher. Speicher / Memory V 1.0. Technische Berufsschule Zürich IT Seite 1
Speicher / Memory V 1.0 Technische Berufsschule Zürich IT Seite 1 Einleitung: Der Speicher (engl. Memory) ist eine Kernfunktion in einem Rechner. Programme und Daten werden in Speichern abgelegt. Man spricht
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
Mehr1,8V Flash and SRAM 28F3208W30
,8V Flash and SRAM 28F328W3 Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin 33,8V Flash and SRAM 28F328W3 BGA-Gehäuse Auf 7x9 mm Fläche 28MBit Flash und 8MBit SRAM Liers - PEG-Vorlesung
MehrQuiz. Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset.
Quiz Gegeben sei ein 16KB Cache mit 32 Byte Blockgröße. Wie verteilen sich die Bits einer 32 Bit Adresse auf: Tag Index Byte Offset 32 Bit Adresse 31 3 29... 2 1 SS 212 Grundlagen der Rechnerarchitektur
MehrCPU Speicher I/O. Abbildung 11.1: Kommunikation über Busse
Kapitel 11 Rechnerarchitektur 11.1 Der von-neumann-rechner Wir haben uns bisher mehr auf die logischen Bausteine konzentriert. Wir geben jetzt ein Rechnermodell an, das der physikalischen Wirklichkeit
MehrTechnische Grundlagen der Informatik
Technische Grundlagen der Informatik WS 2008/2009 13. Vorlesung Klaus Kasper WS 2008/2009 Technische Grundlagen der Informatik 1 Wiederholung Register Multiplexer Demultiplexer Halbleiterspeicher Statisches
MehrSMP Übung 2 1. Aufgabe
SMP Übung 2 1. Aufgabe a) Kilo: K = 2 10 = 1.024 Mega: M = 2 20 = 1.048.576 Giga: G = 2 30 = 1.073.741.824 Tera: T = 2 40 = 1.099.511.627.776 b) Der Prozessor hat 30 Adressleitungen A[31..2], mit denen
Mehr2. Ansatzpunkt: Reduktion der Penalty Early Restart und critical word first
2. Ansatzpunkt: Reduktion der Penalty 2.1. Early Restart und critical word first Beide Techniken basieren darauf, die Wartezeit der CPU auf das Mindestmaß zu beschränken. Early restart lädt den Block wie
MehrArithmetische und Logische Einheit (ALU)
Arithmetische und Logische Einheit (ALU) Enthält Blöcke für logische und arithmetische Operationen. n Bit Worte werden mit n hintereinander geschalteten 1 Bit ALUs bearbeitet. Steuerleitungen bestimmen
MehrNotizen-Neuerungen PC- HAUPTSPEICHER
PC- HAUPTSPEICHER Einleitung...2 Erklärung... 2 Technische Grundlagen... 3 Die Vorläufer der heutigen Speicherarten...4 Von SDRAM zu DDR RAM und RDRAM... 5 Die Unterschiede zwischen SDRAM und DDR RAM...
MehrGrundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur Speicher Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2 Speicherhierarchie
MehrMikroprozessoren Grundlagen AVR-Controller Input / Output (I/O) Interrupt Mathematische Operationen
Mikroprozessoren Grundlagen Aufbau, Blockschaltbild Grundlegende Datentypen AVR-Controller Anatomie Befehlssatz Assembler Speicherzugriff Adressierungsarten Kontrollstrukturen Stack Input / Output (I/O)
Mehr, 2014W Übungsgruppen: Mo., Mi.,
VU Technische Grundlagen der Informatik Übung 7: Speichermanagement 183.579, 2014W Übungsgruppen: Mo., 12.01. Mi., 14.01.2015 Aufgabe 1: Cache-Adressierung Ein Prozessor mit einer Adresslänge von 20 Bit
MehrNicht flüchtige Speicher: Nicht löschbar: ROM, PROM (z.b. System). löschbar: EPROM, EEPROM, Flash (z.b. BIOS).
3. Speicher 3.1. Überblick Entwicklung: Speicherchips Chip-Kapazität: 256 kbit (ca. 1988) 4 GBit (2001, nicht in Serie). Zugriffszeiten: 250ns (1980), 145 ns (1992), 70ns (1994), 7ns (heute). Ursprüngliche
MehrRAM - Random Access Memory
RAM - Random Access Memory Random Access Memory (dt. Speicher mit wahlfreiem Zugriff), abgekürzt RAM, ist ein Speicher, der besonders bei Computern als Arbeitsspeicher Verwendung findet. RAMs werden als
Mehr6 Speicherelemente. Digitaltechnik. Übersicht. Adressen. Read-Only Memory ROM. Random Access Memory RAM. Datenbusse. Caches.
A Digitaltechnik 6 Speicherelemente Übersicht n Read-Only Memory ROM Random Access Memory RAM Datenbusse Revision 1.4 Caches Speicher Memory RAM in PCs ROM: read-only memory RAM: random-access memory (besser
MehrRechnernetze und Organisation
Memory 1 Übersicht Motivation Speicherarten Register SRAM, DRAM Flash Speicherhierarchie Cache Virtueller Speicher 2 Motivation Speicher ist zentraler Bestandteil eines Computers neben Prozessor CPU Computer
MehrCache Blöcke und Offsets
Cache Blöcke und Offsets Ein Cache Eintrag speichert in der Regel gleich mehrere im Speicher aufeinander folgende Bytes. Grund: räumliche Lokalität wird wie folgt besser ausgenutzt: Bei Cache Miss gleich
MehrIn heutigen Computern findet man schnellen/teuren als auch langsamen/billigen Speicher
Speicherhierarchie In heutigen Computern findet man schnellen/teuren als auch langsamen/billigen Speicher Register Speicherzellen, direkt mit der Recheneinheit verbunden Cache-Speicher Puffer-Speicher
MehrElektrizitätslehre und Elektronik. Halbleiterspeicher
1/5 Halbleiterspeicher Ein Halbleiterspeicher ist ein Datenspeicher, der aus einem Halbleiter besteht, in dem mittels der Halbleitertechnologie integrierte Schaltkreise realisiert werden. Die Daten werden
Mehré Er ist software-transparent, d.h. der Benutzer braucht nichts von seiner Existenz zu wissen. Adreßbus Cache- Control Datenbus
4.2 Caches é Cache kommt aus dem Französischen: cacher (verstecken). é Er kann durch ein Anwendungsprogramm nicht explizit adressiert werden. é Er ist software-transparent, d.h. der Benutzer braucht nichts
MehrDIE EVOLUTION DES DRAM
DIE EVOLUTION DES DRAM Gliederung 1. Motivation 2. Aufbau und Funktionsweise 3. SDRAM 4. DDR SDRAM 5. DDR SDRAM Versionen 06.02.2018 Die Evolution des DRAM Folie 2 von 27 1. Motivation Motivation - Immer
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
MehrMikrocomputertechnik. Systembus. Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O
Systembus Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O Der Ablauf erfolgt in zwei Schritten: o Anlegen von Adressen und Schreib/LeseRichtung o Schreiben bzw. Lesen der Daten
MehrSRAM-Zelle Lesevorgang
SRAM-Zelle Lesevorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High - Potential 195 SRAM-Zelle Schreibvorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High
MehrEnterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13
UNIVERSITÄT LEIPZIG Enterprise Computing Einführung in das Betriebssystem z/os Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 Verarbeitungsgrundlagen Teil 4 Cache el0100 copyright W.
MehrHauptspeicher H.1.1 Einordnung Organisation und Verhalten von Hauptspeichermodulen. Caches und assoziative Speicherung. Höhere Informatik :
H. Hauptspeicher H.. Einordnung Organisation und Verhalten von Hauptspeichermodulen. Caches und assoziative Speicherung. Höhere Informatik : Hierarchische Datenspeicherung. - Programmierung, Datenbanken,
Mehra. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF
ITS Teil 2: Rechnerarchitektur 1. Grundschaltungen der Digitaltechnik a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF b. Zähler (Bsp. 4-Bit Zähler) - Eingang count wird zum Aktivieren
MehrGrob-Struktur des Prozessor-Speichersystems
2.3.2 Speicherstruktur (1) Grob-Struktur des Prozessor-Speichersystems Chipsatz (Erklärung s. später, Folie 104) 22.4.-27.5.2013, Folie 52 2.3.2 Speicherstruktur (2) Zugriff Prozessor zumeist auf schnelle
MehrFolie 1. Folie 2. FH-Augsburg. FH-Augsburg
Folie 1 Inhaltsverzeichnis 1 1. Inhaltsverzeichnis 1-3 4. Anschluss von Speicher und Peripherie 5. Anschluss eines 16-Bit Speichers 6. Anschluss eines 16-Bit Speichers mit Bytezugriff 7. Abbildung Speicherbits
MehrMikroprozessoren Grundlagen AVR-Controller Input / Output (I/O) Interrupt Mathematische Operationen
Mikroprozessoren Grundlagen Aufbau, Blockschaltbild Grundlegende Datentypen AVR-Controller Anatomie Befehlssatz Assembler Speicherzugriff Adressierungsarten Kontrollstrukturen Stack Input / Output (I/O)
MehrEEPROM Lesen/Schreiben über SPI-Bus
EEPROM Lesen/Schreiben über SPI-Bus Experiment EEPROMtest 6 A.Schultze / DK4AQ 15.06.2013 Was ist ein EEPROM? EEPROM = Electrical Erasable Programmable Read Only Memory Ein EEPROM kann elektrisch geschrieben
Mehr5 Zusammengesetzte und reguläre Schaltungsstrukturen
5 Zusammengesetzte und reguläre Schaltungsstrukturen regelmäßig aufgebaute (reguläre) Schaltungsstrukturen implementieren jeweils eine größere Zahl an Gatterfunktionen wichtigste Vertreter: Speicher, programmierbare
Mehreinfache DRAMs sind heute nicht mehr erhältlich, sondern nur noch die schnelleren DRAM-Varianten...
3 DRAM (10) Vor-/Nachteile von DRAM-Bausteinen: periodischer Refresh erforderlich hohe Zugriffszeit von ca. 60 ns für das erste Datenwort, dank FPM kürzere Zugriffszeit von ca. 30 ns für folgende Datenworte
Mehr6. Speicherstruktur und Datenpfade
6 Speicherstruktur und Datenpfade Folie 1 6. Speicherstruktur und Datenpfade Bisher: Flipflops zur Speicherung binärer Information (1-bit) Register zur temporären Datenspeicherung und Datenmanipulation
MehrBesprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur
Themen heute Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur Besprechung des 8. Übungsblattes Aufgabe 2.6. In diesem
MehrTheorie der Programmiersprachen
slide 1 Vorlesung Theorie der Programmiersprachen Prof. Dr. Ulrich Ultes-Nitsche Forschungsgruppe Departement für Informatik Universität Freiburg slide 2 Heute Komponenten eines Computers Speicher Die
Mehr6 Exkurs: Assoziativspeicher (2) 6 Exkurs: Assoziativspeicher. 7.1 Speicherhierarchie. 7 Caches
6 Exkurs: Assoziativspeicher alternative Möglichkeit der Speicherung von Informationen in einem Computer: Assoziativspeicher (inhaltsadressierbarer Speicher bzw. CAM = Content Addressable Memory) : bei
MehrTechnische Grundlagen der Informatik
Technische Grundlagen der Informatik WS 2008/2009 14. Vorlesung Klaus Kasper WS 2008/2009 Technische Grundlagen der Informatik 1 Wiederholung Halbleiterspeicher i Statisches RAM Dynamisches RAM Zahlendarstellung
MehrKlausur zur Mikroprozessortechnik
Prof. Dr. K. Wüst WS 2001 FH Gießen Friedberg, FB MNI Studiengang Informatik Klausur zur Mikroprozessortechnik Nachname: Vorname: Matrikelnummer: 7.3.2001 Punkteverteilung Aufgabe Punkte erreicht 1 3 2
Mehr2. Halbleiterspeicher
2. Halbleiterspeicher Speicher mit wahlfreiem Zugriff (Random Access Memory): Zu jeder Speicherstelle kann gleich schnell zugegriffen werden. Matrixförmige Anordnung von 1Bit Speicherzellen, jede Speicherzelle
MehrVorlesung: Technische Informatik 3
Rechnerarchitektur und Betriebssysteme zhang@informatik.uni-hamburg.de Universität Hamburg AB Technische Aspekte Multimodaler Systeme zhang@informatik.uni-hamburg.de Inhaltsverzeichnis 4. Computerarchitektur........................235
MehrAutomation und Prozessrechentechnik
Automation und Prozessrechentechnik Sommersemester 2 Prozessrechner, Mikroprozessor Aufgabe eines Prozessrechners Ein Prozessrechner ist ein (digitaler) Rechner, der einen technischen Prozess nach Vorgaben
MehrF Programmierbare Logikbausteine
1 Einordnung Ebene 6 Problemorientierte Sprache Ebene 5 Assemblersprache F Programmierbare Logikbausteine Ebene 4 Ebene 3 Ebene 2 Ebene 1 Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur
Mehr1 Architektur von Rechnern und Prozessoren Cache-Speicher (11) Ersetzungsstrategie
1.2.4.1 Cache-Speicher (11) Ersetzungsstrategie Welcher Block wird ersetzt? Verschiedene Strategien LSF: Least Frequently Used LRU: Last Recently Used FIFO: First-In First-Out Random: zufällige Auswahl
MehrKapitel 18. Externe Komponenten
Kapitel 18 Externe Komponenten 31.05.11 K.Kraft E:\MCT_Vorlesung\MCT2011\Externe_31\Externe.odt 18-1 Anschluss von externen Komponenten Einfachste Art : Direkt an einem Port Beispiel Ausgabe : 7-Strich
MehrSpeicher. Speicher. Speicherhierarchie. Speicher. Interessante Zahlen:
Übersicht 1 Einleitung Hauptspeicher 2 Hauptspeicher 3 Caches, Cache-Kohärenz Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009
Mehr183.579, WS2012 Übungsgruppen: Mo., 07.01. Do., 10.01.2013
VU Technische Grundlagen der Informatik Übung 7: Speicher, Peripherie 183.579, WS2012 Übungsgruppen: Mo., 07.01. Do., 10.01.2013 Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung
Mehr8. SPS Komponenten: Beschreibung der Hardware-Komponenten einer SPS samt deren Eigenschaften
8. SPS Komponenten: Beschreibung der Hardware-Komponenten einer SPS samt deren Eigenschaften Automatisierungsgerät: Zentralbaugruppe mit Prozessor Kommunikationsbaugruppe (Feldbusanschaltung) Bussysteme
MehrReferat von Sonja Trotter. Hauptspeicher / Arbeitsspeicher / Speicher / RAM
Referat von Sonja Trotter Hauptspeicher / Arbeitsspeicher / Speicher / RAM Inhaltsverzeichnis 1. Einleitung 2. Speicher 3. Hauptspeicher 3.1. Arbeitsspeicher 3.1.1. Allgemein 3.1.2. Leistungsmerkmale des
MehrHalbleiterspeicher. Halbleiterspeicher
Halbleiterspeicher Liers - PEG-Vorlesung WS2/2 - Institut für Informatik - FU Berlin Halbleiterspeicher RAM Random Access Memory Schreib-Lese-Speicher SRAM statischer RAM DRAM dynamischer RAM Liers - PEG-Vorlesung
MehrVersuch D3: Busse, Speicher und Ampelsteuerung mit Speicher
Versuch D3: Busse, Speicher und Ampelsteuerung mit Speicher Version D3_16 vom 25.05.2016 Ziel dieses Versuches: Entwicklung einer Ablaufsteuerung mit einem 32 * 4 bit Speicherbaustein, um eine flexible
MehrVorwort 8. Kap. 1: Grundlagen 10
Inhaltsverzeichnis Vorwort 8 Kap. 1: Grundlagen 10 1.1 Analogie zwischen der Spieluhr und einem Prozessor 10 1.2 Unterschiede zwischen Mikroprozessor und Spieluhr 11 1.3 Die Programmierung eines Mikroprozessors
MehrIn diesem Abschnitt werden wir einige Schaltwerke kennenlernen, die als Basisbauteile überall im Aufbau digitaler Schaltungen verwendet werden.
Spezielle Schaltwerke In diesem Abschnitt werden wir einige Schaltwerke kennenlernen, die als Basisbauteile überall im Aufbau digitaler Schaltungen verwendet werden. Das Register Das Register oder der
MehrComputer-Systeme. Teil 3: Das Boxmodell von Variablen
Computer-Systeme Teil 3: Das Boxmodell von Variablen Computer-Systeme WS 12/13 - Teil 3/Boxmodell 26.10.2012 1 Literatur [3-1] [3-2] [3-3] [3-4] [3-5] Engelmann, Lutz (Hrsg.): Abitur Informatik Basiswissen
MehrVorlesung. Technologische Grundlagen der Informationsverarbeitung. Speicherung von Daten. Dipl.-Ing. Gert Martin
Vorlesung Technologische Grundlagen der Informationsverarbeitung Speicherung von Daten Dipl.-Ing. Gert Martin Datenspeicherung Prinzipien: Magnetische Speicherung Halbleiterspeicher (Speicher mit elektronischen
MehrNeben Prozessor ist in einem Rechner das Speichersystem entscheidend für
1.3 Speicherwerk (1) Neben Prozessor ist in einem Rechner das Speichersystem entscheidend für Leistungsfähigkeit und Kosten eines Rechners Idealvorstellung Ausreichend Kapazität Zugriffszeit kann stets
MehrÜbungsklausur Mikroprozessortechnik und Eingebettete Systeme I
Übungsklausur Mikroprozessortechnik und Eingebettete Systeme I Aufgabe Punkte Aufgabe 1: / 35 Aufgabe 2: / 25 Aufgabe 3: / 15 Aufgabe 4: / 15 Aufgabe 5: / 35 Aufgabe 6: / 15 Aufgabe 7: / 20 Aufgabe 8:
MehrFlüchtige Halbleiterspeicher: statisch: SRAM (für Caches). dynamisch: DRAM (für Arbeitsspeicher).
3. Speicher 3.1. Überblick Entwicklung: Speicherchips Chip-Kapazität: 256 kbit (ca. 1988) 4 GBit (2001, nicht in Serie). Zugriffszeiten: 250ns (1980), 145 ns (1992), 70ns (1994), 7ns (heute). Ursprüngliche
Mehr19. Speicher Überblick Entwicklung: Speicherchips
19. Speicher 19.1. Überblick Entwicklung: Speicherchips Chip-Kapazität: 256 kbit (ca. 1988) 4 GBit (2001, nicht in Serie). Zugriffszeiten: 250ns (1980), 145 ns (1992), 70ns (1994), 7ns (heute). Ursprüngliche
MehrF Programmierbare Logikbausteine
1 Einordnung Ebene 6 Problemorientierte Sprache Ebene 5 Assemblersprache F Programmierbare Logikbausteine Ebene 4 Ebene 3 Ebene 2 Ebene 1 Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur
MehrEinführung in die technische Informatik
Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris Betriebssysteme Aufgaben Management von Ressourcen Präsentation einer einheitlichen
MehrStruktur der CPU (1) Die Adress- und Datenpfad der CPU: Befehl holen. Vorlesung Rechnerarchitektur und Rechnertechnik SS Memory Adress Register
Struktur der CPU (1) Die Adress- und Datenpfad der CPU: Prog. Counter Memory Adress Register Befehl holen Incrementer Main store Instruction register Op-code Address Memory Buffer Register CU Clock Control
MehrÜbungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 6 und Präsenzaufgaben Übung 7
Übungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 6 und Präsenzaufgaben Übung 7 Dominik Schoenwetter Erlangen, 16. Juni 2014 Lehrstuhl für Informatik 3 (Rechnerarchitektur)
MehrSpeicherhierarchie. [Technische Informatik Eine Einführung] Univ.-Prof. Dr. Paul Molitor
[Technische Informatik Eine Einführung] Univ.-Prof. Dr. Paul Molitor Lehrstuhl für Technische Informatik Institut für Informatik Martin-Luther-Universität Halle-Wittenberg Januar 2006 1 / 100 Inhalt dieser
MehrGRAFIK 128x64 IN 2 GRÖSSEN MIT ST7565. preliminary
GRAFIK 128x64 IN 2 GRÖSSEN MIT ST7565 Stand 10.2.2009 Displayabmessungen -6X9: 56x43mm (Abbildung) -6X8: 34x25mm TECHNISCHE DATEN * INKL. KONTROLLER ST7565 * VDD = 2,7... 3,3V * LOW POWER, ALSO IDEAL FÜR
MehrVirtueller Speicher. SS 2012 Grundlagen der Rechnerarchitektur Speicher 44
Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 44 Die Idee Virtuelle Adressen Prozess 1 Speicherblock 0 Speicherblock 1 Speicherblock 2 Speicherblock 3 Speicherblock 4 Speicherblock
MehrEin- Ausgabeeinheiten
Kapitel 5 - Ein- Ausgabeeinheiten Seite 121 Kapitel 5 Ein- Ausgabeeinheiten Am gemeinsamen Bus einer CPU hängt neben dem Hauptspeicher die Peripherie des Rechners: d. h. sein Massenspeicher und die Ein-
Mehr(Cache-Schreibstrategien)
Übungsblatt 2 Aufgabe 1 (Digitale Datenspeicher) 1. Nennen Sie einen digitalen Datenspeicher, der mechanisch arbeitet. 2. Nennen Sie zwei rotierende magnetische digitale Datenspeicher. 3. Nennen Sie zwei
Mehr1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3
1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3 2.1. Aufbau eines Rechners in Ebenen 3 2.2. Die Ebene der elektronischen Bauelemente 5 2.3. Die Gatterebene 5 2.3.1 Einfache
Mehr1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3
1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3 2.1. Aufbau eines Rechners in Ebenen 3 2.2. Die Ebene der elektronischen Bauelemente 5 2.3. Die Gatterebene 5 2.3.1 Einfache
MehrSoftware ubiquitärer Systeme
Software ubiquitärer Systeme Übung 2: Speicherarchitekturen in Mikrocontrollern und AOStuBS Christoph Borchert Arbeitsgruppe Eingebettete Systemsoftware Lehrstuhl für Informatik 12 TU Dortmund http://ess.cs.uni-dortmund.de/~chb/
MehrTechnische Informatik I. Übung 3 Speicherhierarchie. v t d 0 d 1 d 2 d 3 0 1 2 3. Technische Informatik I Übung 3. Technische Informatik I Übung 3
Institut für Kommunikationsnetze und Rechnersysteme Technische Informatik I Paul J. Kühn, Matthias Meyer Übung 3 Speicherhierarchie Inhaltsübersicht Aufgabe 3.1 Daten-Cache Aufgabe 3.2 Virtueller Speicher
MehrVirtueller Speicher und Memory Management
Virtueller Speicher und Memory Management Speicher-Paradigmen Programmierer ein großer Adressraum linear adressierbar Betriebssystem eine Menge laufender Tasks / Prozesse read-only Instruktionen read-write
MehrTechnische Grundlagen der Informatik Kapitel 5. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt
Technische Grundlagen der Informatik Kapitel 5 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 5: Themen Speicherarchitekturen RAM-, ROM-Speicher Flash-Speicher Logikimplementierung
MehrHardware PCI-Bus. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
Hardware PCI-Bus Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009 Hardware PCI-Bus 1/23 2008-08-06 Übersicht Inhalt:
MehrHardware PCI-Bus. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
Hardware PCI-Bus Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 Hardware PCI-Bus 1/23 2007-10-26 Übersicht Inhalt:
Mehr, SS2012 Übungsgruppen: Do., Mi.,
VU Technische Grundlagen der Informatik Übung 7: Speicher und Peripherie 183.579, SS2012 Übungsgruppen: Do., 31.05. Mi., 06.06.2012 Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung
MehrInhalt. 1. Motivation: Ein Beispielexperiment. 2. Analoge und digitale Signale. 3. Rechner Was tun mit den Signalen?
Inhalt 1. Motivation: Ein Beispielexperiment 2. Analoge und digitale Signale 3. Rechner Was tun mit den Signalen? 4. Bus Die Verbindung zur Peripherie 5. Zusammenfassung Motivation * Wie können Daten aufgenommen
MehrÜbungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9
Übungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9 Dominik Schoenwetter Erlangen, 30. Juni 2014 Lehrstuhl für Informatik 3 (Rechnerarchitektur)
MehrSpeicherkapazität und Zugriffszeit einiger. Informationsspeicher. Informationsspeicher
Informationsspeicher sind eine entscheidende Grundlage für Informationstechnik, sie haben die Aufgabe, Daten und Programme effektiv verfügbar zu machen. Ihre technischen und ökonomischen Parameter begrenzen
Mehr