Rechnerstrukturen Winter SPEICHER UND CACHE. (c) Peter Sturm, University of Trier 1

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1 9. SPEICHER UND CACHE (c) Peter Sturm, University of Trier 1

2 Inhalt Grundlagen Speichertypen RAM / ROM Dynamisches RAM Cache- Speicher Voll AssoziaNv n- Wege AssoziaNv Direct Mapping Beispiel: 8 Bit- Register \CLR \PRE CLK D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 \CLR \PRE CLK Dx Qx L L X X X L H X X L H L X X H H H L L H H H H (c) Peter Sturm, University of Trier 2

3 Realisierung: 8 Bit- Register D7 D6 \PRE D \PRE CLK \CLR Q \Q D \PRE CLK \CLR Q \Q D \PRE CLK \CLR Q \Q \CLR CLK Q7 Q6 Q0 Einfache Speicher Adressierung einzelner Speicherzellen Speicherbaustein Kapazität (Anzahl Zellen, 2 n ) Größe des Datenvektors pro Adresse (k Bit) Tri- State- Ausgänge Häufig kombinierte Leitung R/W High = Lesen Low = Schreiben Zwei Grundtypen RAM: Lesen und Schreiben ROM: Nur Lesen \CS \RD \WR A0 Dk- 1 An- 1 Speicher (c) Peter Sturm, University of Trier 3

4 Realisierung: 16 mal 4 Bit RAM? \CS \RD \WR A0 A3 Speicher D3 Bemerkungen FF takten kostet Energie Minimale Anzahl FF ansteuern Also Nur FF takten, die sich potennell ändern Beispiel: Nur die angewählte FF- Zeile im Speicher Besser Nur FF takten, wenn sie sich tatsächlich ändern (könnten J ) Beispiel: Nur die angewählte FF- Zeile beim Schreiben (c) Peter Sturm, University of Trier 4

5 SPEICHER Der Hauptspeicher A0 A1 Adreßbus Ak Prozessor D1 Datenbus Dn Speicher Register RD WR READY Kontrollbus (c) Peter Sturm, University of Trier 5

6 (c) Peter Sturm, University of Trier 6

7 Lese- und Schreibspeicher (RAM) FlüchNg StaNsche RAM (Flip- Flop) Dynamische RAM (Kondensatoren) StaNsch- dynamische RAM Kondensator im Flip- Flop- Pelz Nurlesespeicher (ROM) Nicht- flüchng PROM = Einmal programmierbar EPROM = Erasable ROM (UV- Licht) EEPROM = Electrically erasable ROM Flash ROM = Fast ein nicht- flüchnges RAM Speichertypen (c) Peter Sturm, University of Trier 7

8 EPROM Die gute alte Zeit! (c) Peter Sturm, University of Trier 8

9 Beispiel ROM und SRAM 2048 x 4 Bit ROM 8128 x 8 Bit stansches RAM \CS \CS R/\W A0 A0 A1 A1 A2 A2 A3 A3 A4 A5 A6 A7 A8 A9 A10 D1 D2 D3 A4 A5 A6 A7 A8 A9 A10 D1 D2 D3 D4 D6 A11 D6 A12 D7 DIMM Dual In- line Memory Module 64 Bit Datenbus Registered oder Unregistered SPD (Serial Presence Detect) (c) Peter Sturm, University of Trier 9

10 Gewünschtes Speicherlayout Auoau eines 64 K x 16 Bit- Speichers? 0xffff unbenutzt 0x7fff RAM 0x2000 0x17ff 0x0000 unbenutzt ROM Lesezyklus Daten \WR \CS Adresse (c) Peter Sturm, University of Trier 10

11 Schreibzyklus Daten \WR \CS Adresse Read- Modify- Write- Zyklus Daten \WR \CS Adresse (c) Peter Sturm, University of Trier 11

12 Dynamisches RAM (DRAM) 1 Kondensator pro Bit Erheblich kleiner als stansches RAM hohe IntegraNonsdichte geringer Verbrauch KapaziNv = verhältnismäßig langsam IntegraNonsdichte Mehrere Gbit- Chips Stand der Technik Viele Gbit- Chips im Labor Nachteil Kondensator verliert langsam Ladung Schwellwert für sicheres Erkennen eines 1- Bits Refresh ca. alle 4 bis 64 msec Typische Pin- Belegung Viele Adreßleitungen 64 Mbit = 26 Leitungen 256 Mbit = 28 Leitungen 1 Gbit = 30 Leitungen Minimierung der Anschlüsse Adresse in zwei Schriqen Row Column Adreßleitungen halbiert RAS = Row Address Strobe CAS = Column Address Strobe Spezielle Freischaltung der Ausgänge OE = Output Enable \RAS \CAS \WR \OE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 D1 D2 D3 D4 D6 D6 D7 (c) Peter Sturm, University of Trier 12

13 Lesezyklus Daten \OE \WR \CAS \RAS Adresse Row Column Schreibzyklus Daten \OE \WR \CAS \RAS Adresse Row Column (c) Peter Sturm, University of Trier 13

14 Fast- Page- Mode Daten Daten 1 Daten 2 \OE \WR \CAS \RAS Adresse Row Column 1 Column 2 Colu Refresh Row bei jedem Zugriff (lesend oder schreibend) aufgefrischen Jede Reihe mindestens alle 8 bis 64 msec ansprechen Verschiedene Techniken RAS- Only- Refresh Nur RAS- Signal für Refresh CAS- Before- RAS- Refresh AkNviert internen Row- Zähler Modi Burst- Modus: Alle x msec alle Reihen auffrischen Distributed- Modus: Auffrischen einzelner Reihen zeitlich verteilen Hidden- Refresh: Refresh während zugriffsfreier Zeiten DRAM- Controller DRAM mit internem Controller (c) Peter Sturm, University of Trier 14

15 Double Data Rates Bandbreiten hqp://h20000.www2.hp.com/bc/docs/support/supportmanual/c /c pdf (c) Peter Sturm, University of Trier 15

16 CACHE Der Cache A0 A1 A0 A1 Ak Ak Prozessor D1 Cache D1 Speicher Dn Dn RD WR RD WR READY READY (c) Peter Sturm, University of Trier 16

17 FunkNonsweise Prozessor Adresse a a k = a Cache Hit Adresse a 0 Daten d 0 Adresse a 1 Daten d 1 Adresse a n- 1 Daten d n- 1 Cache Cache- Zeile ersetzen a 0 a,..., a n- 1 a Cache Miss Idealerweise gleichzeinger Vergleich aller a i mit a AssoziaNve Suche Ersetzungsstrategie Welche Zeile im Cache wird bei Cache Miss ersetzt Speicher Ziele Eigenschauen von Cache und Hauptspeicher: Zugriffsgeschwindigkeit tc und tm Kapazität CC und CM Preis pro Byte PC und PM t C << t M,P C >> P M,C C << C M Eigenschauen des Cache- Hauptspeicher- Verbund: Ziel t eff = p t C + (1 p) t M,P eff = P C C C + P M C M C C + C M,C eff = C M t eff t C p 1,P eff P M C C << C M (c) Peter Sturm, University of Trier 17

18 p = wird meist erreicht Referenzlokalität Zugriff auf InstrukNonen in einer Schleife SequenNeller Zugriff auf InstrukNonen und Daten Häufig referenzierte und ev. veränderte Daten... Trefferrate Gilt primär nur für prozedurale und imperanve Sprachen Keine so ausgeprägte Referenzlokalität bei funknonalen und logischen Programmiersprachen Voll- assozianver Cache Adresse a Adresse a 0 Hoher Aufwand Komparator für jedes ak Großer Flächenbedarf Keine Duplikate Jede Adresse wird maximal einmal gespeichert Ersetzungsstrategie Welche Zeile wird bei Miss ersetzt LRU gängig: Verhalten in der näheren Vergangenheit dem Verhalten in der näheren Zukunu sehr ähnlich Hit Hit Hit Komparator = Adresse a 1 Komparator = Adresse a n- 1 Komparator = Miss = Nachladen und Ersetzen (c) Peter Sturm, University of Trier 18

19 Direct- Mapped Cache Cache- Zeile wird direkt über die Adresse besnmmt Tag wird als Adreßanteil in der Cache- Zeile gespeichert Index besnmmt den Zeileneintrag Index beginnt bei LSB Warum? MSB Adresse Tag t = 0 k 0 Index i t Tag t 0 Daten d 0 Tag t 1 Daten d 1 i t i = t Cache Hit t i t Cache Tag t n- 1 Daten d n- 1 Cache Miss n- Wege- assozianver Cache HalbassoziaNver Cache Einsteig in den Cache analog zu Direct Mapped n parallele Tabellen werden durchsucht Zeilenersetzung auf n Cache- Zeilen n = 2 oder n = 4 gängig Tag t Index i Bank 0 Tag t 0,0 Daten d 0,0 Bank j Tag t 0,j Daten d 0,j Tag t 0,n- 1 Bank n- 1 Daten d 0,n- 1 Tag t 1,0 Daten d 1,0 Tag t 1,j Daten d 1,j Tag t 1,n- 1 Daten d 1,n- 1 Tag t m- 1,0 Daten d m- 1,0 Tag t m- 1,j Daten d m- 1,j Tag t m- 1,n- 1 Daten d m- 1,n- 1 t i,0 t i,j t i,n- 1 Komparator Komparator Komparator Hit = Hit = Hit = Miss Miss Miss t (c) Peter Sturm, University of Trier 19

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