1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3

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1 1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation Aufbau eines Rechners in Ebenen Die Ebene der elektronischen Bauelemente Die Gatterebene Einfache Gatter Schaubilder und Wertetafeln einfacher Gatter Elementare Gatter EXOR-Gatter Die Ebene der Funktionsblöcke zu-8-Dekodierer zu-1-Multiplexer Bit-Komparator Bit-Volladdierer N-Bit-Addierer N-Bit-Addierer/Subtrahierer Einfache logische Einheit Einfache arithmetisch/logische Einheit Bit-ALU Verallgemeinerte ALUs Flip Flops Bit-Registerspeicher mit Setzen/Rücksetzen Taktgesteuertes D-Latch Taktflankengesteuertes D-Flip-Flop Kommerzielle Registerspeicher Zähler Modulo-k-Zähler Asynchroner Modulo-k-Zähler Synchroner Modulo-k-Zähler Synthese von Funktionsblöcken Schaltwerksynthese am Beispiel eines Synchronzählers Aufstellen der Wahrheitstabelle aus den Zählerzuständen Bestimmung der Übergangsfunktion Vereinfachen der Übergangsfunktion Realisierung der vereinfachten Übergangsfunktion Verbinden des Schaltnetzes mit dem Register Anwendungen von Synchron-Zählern Synchron-Zähler mit permutierten Zählfolgen Endliche Automaten Endliche Automaten mit Eingabe Implementierung von endlichen Automaten mit Eingabe Endliche Automaten mit Ein- und Ausgabe Moore-Automat Mealy-Automat Die Komponentenebene Hauptspeicher Linear adressierte Speicherzellen SRAM- und DRAM-Speicher 51 0

2 Kommerzielle SRAM und DRAM-Speicherchips Unterschiede zwischen SRAM und DRAM Aufbau eines SRAMs Sonstige Speicher: EEPROMs, Flash RAMs und MRAMs Busse Bussysteme im Rechner Adress-, Daten- und Steuerbusleitungen Peripherie PIO Anschluss von PIO und Peripherie an CPU-Busse Ansteuerung eines peripheren Bausteins durch den Prozessor Festplatten Mechanischer Aufbau einer Festplatte Die Ebene der Rechnerorganisation Die von-neumann-maschine Arbeitsweise der von-neumann-maschine Die Harvard-Architektur Verbesserungen der von-neumann-maschine Der von-neumann-flaschenhals Der Akkumulator als schneller Zwischenspeicher (historisch) Busse als wesentliche Elemente der Rechnerorganisation Peripheriebus und Systembus Steuereinheiten für die Peripherie Organisation eines fortgeschritteneren Rechners Embedded Controller Abläufe in einem Rechner Adressierung der Peripherie Eigener I/O-Adressraum Memory-Mapped I/O Bewertung von Memory Mapped- bzw. eigenem I/O-Adressraum Polling Vorteile und Nachteile von Polling Interrupts Hardware-mäßige Organisation eines Interruptsystems Auftreten eines Interrupts Ablauf eines Interrupts Aufruf der Interrupt-Service-Routine Vektorisierter Interrupt Erweitertes Interruptsystem Vor- und Nachteile von Interrupts Direct Memory Access (DMA) Eigenschaften von DMA DMA-Controller Initialisierung des DMA-Controllers DMA-Transfer Zeitlicher und funktionaler Ablauf eines DMA-Transfers Zwei Implementierungsvarianten von DMA Die Zentraleinheit (CPU) 103 1

3 3.1. CPU-Register CPU-interne Busse Die Steuereinheit (Control Unit) Mikroprogrammierte Steuereinheit Interaktion zwischen den CPU-Komponenten Die Befehlsholphase der CPU Die Phasen Operand holen und Befehl ausführen Zusammenspiel von Steuereinheit, PC, IR, MAR und MDR Zusammenspiel von CPU mit Hauptspeicher Zusammenspiel von CPU, Hauptspeicher und Schaltern Die Hauptbefehlsschleife aus der Sicht des Steuerwerks CISC-Prozessoren (ca ) Der Befehlssatz eines CISC-Prozessors Adressierungsarten bei CISC- und RISC-CPUs Orthogonaler Befehlssatz Architekturen bei CISC-Prozessoren Stack-Architektur Bewertung der Stackarchitektur Register/Speicher-Architektur Bewertung der Register/Speicher-Architektur Heutiger Status der CISC-Prozessoren Caches Speicherhierarchie Funktionsprinzip von Caches Befehlsungleichverteilung Lokalität von Befehlen und Daten Der Aufbau von Caches Vollassoziativer Cache Direkt-abbildender Cache Arbeitsweise des direkt-abbildenden Cache Adressabbildung beim direkt-abbildenden Cache mit k Worten M-Wege Mengenassoziativer Cache Datentransfer zwischen Cache und Hauptspeicher Fall 1: CPU möchte lesen Ersetzungsstrategien bei voll- und bei mengenassoziativem Cache Fall 2: CPU möchte einen Befehl oder ein Datum schreiben Zu schreibendes Hauptspeicherwort ist als Kopie im Cache (Cache Hit) Zu schreibendes Hauptspeicherwort ist nicht als Kopie im Cache (Cache Miss) Bewertung der CPU-Schreibstrategien in den Hauptspeicher 151 2

4 5.4.4 Das Paging-Problem bei Write Back und Fetch-on-Write Übersicht zum Paging Lösung des Paging-Problems Das IO-Problem bei Write Back und Fetch-on-Write Zusammenfassung Datentransfer Split Caches (Teilung des Cache) Virtueller Hauptspeicher und Speicherverwaltung Problem der nicht zusammenhängenden Adressräume Adressabbildung durch die MMU Die Größe von virtuellem Hauptspeicher Vorteile von Virtual Memory Prozessor- und Hauptspeicheradressen, Cache- und Page-Adressierung Einordnung der MMU in die Schichten und Module eines Rechners Praktische Implementierung von virtuellem Speicher Adressabbildung über Seitentabellen Schritte der Adressabbildung Adressabbildung mit TLB-Cache Mindestanforderungen an Page Table und TLB Erweiterte Anforderungen an den TLB-Cache Speicherschutz durch MMU und Betriebssystem Zusammenfassung Virtual Memory RISC-Prozessoren Definition der Prozessorleistung Architektonische Unterschiede RISC-CISC Kommerzielle Beispiele von RISC-Prozessoren Zusammenfassung RISC-Design-Prinzipien Beschleunigung der Befehlsausführung bei RISC-Prozessoren Pipelining Pipeline-Prinzip Mit und Ohne Pipelining Raum-Zeitdiagramm für den Durchlauf eines Befehls Vergleich ohne/mit Pipelining Maße bei einer Pipeline Speedup (Beschleunigung) Arithmetisches-, Phasen- und Befehls-Pipelining Superpipelining Vorteil von Superpipelining Nachteil von Superpipelining Blasenfreie Pipeline Steuerflusskonflikte 195 3

5 8.2. Sprungvorhersage (Branch Prediction) Branch Unit Branch Target Cache (Sprungzielspeicher) Aufgabenverteilung Sprungvorhersage/Sprungzielvorhersage Vorteil von Sprungvorhersage + Sprungzielvorhersage Nachteil von Sprungvorhersage + Sprungzielvorhersage Maximale Beschleunigung der Befehlsausführung Ergänzungen zum Sprungzielspeicher (Branch Target Cache) Probleme bei der Sprungzielvorhersage Zusammenfassung Branch Unit und Branch Target Cache Wie funktioniert die Sprungvorhersage? Statische Sprungvorhersage Prepare-to-branch-Technik Assume Backward Branches as Taken Dynamische Sprungvorhersage Sprungvorhersage mit Branch History Table und endlichem Automaten Alternative Implementierung des EA Verbesserte adaptive Sprungvorhersage Prinzip der verbesserten adaptiven Sprungvorhersage Ablauf der verbesserten adaptiven Sprungvorhersage Blockdiagramm der verbesserten adaptiven Sprungvorhersage Mehrfache Sprungzielvorhersage Sprungzielvorhersage bei Pentium II und PowerPC 604e PowerPC 604e Pentium II Aktuelle Methoden der Sprungvorhersage und der Sprungzielvorhersage Gshare-Methode Agrees-Methode Allgemeine Methoden zur Steigerung der Trefferquote bei der Sprungvorhersage Prädikatierung Eager Execution-Technik Was kostet es, wenn die Sprungvorhersage fehlschlägt? Modellierung der Wirklichkeit Elimination von b Elimination von n Elimination von bzw. f Elimination von k Elimination von p und q Resultat Grenzen der Beschleunigung im Falle von Pipelining Liste der Pipeline-Probleme Ressourcenkonflikt Datenflusskonflikte Kategorisierung der Datenflusskonflikte 250 4

6 RAW-Datenflusskonflikt Write-After-Read-Konflikt (WAR) Write After Write-Konflikt (WAW) Hinausschieben der Pipeline-Grenzen durch Scoreboarding und Tomasulo Scoreboard Der Tomasulo-Mechanismus Operand Forwarding Reservierungsregister Common Data Bus Vereinfachter Aufbau der Reservierungsregister Ablauf einer Berechnung mit Reservierungsregistern Tatsächlicher Aufbau der Reservierungsregister In-Order-Execution 268 5

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