DIGITALE SCHALTUNGEN II

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1 DIGITALE SCHALTUNGEN II 3. Sequentielle Schaltkreise 3.1 Vergleich kombinatorische sequentielle Schaltkreise 3.2 Binäre Speicherelemente RS Flipflop Getaktetes RS Flipflop D Flipflop JK Flipflop Master Slave JK Flipflop 3.3 Schaltungen mit Flipflops Zähler und Teiler Register 1/40

2 Vergleich von kombinatorischem Schaltkreis mit sequentiellem Schaltkreis Kombinatorischer Schaltkreis i j Der Zustand der Ausgänge j wird eindeutig von den Zuständen der Eingänge i bestimmt. Sequentieller Schaltkreis i j k Der Zustand der Ausgänge j wird von den Zuständen der Eingänge i und den Rückführungen k bestimmt. Die Rückführungen implementieren die Funktionälitat eines Gedächtnisses. 2/40

3 RS-Flipflop S Q Q R Wahrheitstabelle Q v S R Q n Q n Komprimierte Wahrheitstabelle Q v S R Q n Q v 0 0 Q v X X Nebenbedingung: R S = 0 3/40

4 4/40 34

5 5/40 35

6 Getaktetes RS-Flipflop Takt 1 t 0 t Getakteter Eingang a T & a, 0 Getaktetes RS-Flipflop S & & Q T R & & Q 6/40

7 JK-Flipflop J & & Q T K & & Q Komprimierte Wahrheitstabelle J K Q n 0 0 Q n Q n 1 7/40

8 Master Slave JK-Flipflop J & & & & Q T T 1 K & & & & Q Master Slave 8/40

9 9/40 39

10 10/40 40

11 11/40 41

12 12/40 42

13 13/40 43

14 4. Struktur und Arbeitsweise eines Rechners 4.1 Register 4.2 Bus 4.3 Einfache Operationen 4.4 Steuerung 4.5 Hauptspeicher 4.6 von Neumann-Struktur eines Rechners 4.7 Memory mapped IO 4.8 Einfache Mikroprozessoren 4.9 Architekturen: CISC und RISC 4.10 Neue Architekturen 14/40

15 15/40 44

16 16/40 45

17 17/40 46

18 18/40

19 19/40 48

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21 21/40 50

22 22/40 51

23 Memory-mapped IO Ein-/Ausgabe Seiten F F FFFF F y /40 E/A Bus Speicher Bus Adapter Bus Hauptspeicher 0 x FFFF Bus Logischer Adressraum Prozessor

24 24/40 52

25 25/40 53

26 Intel 4004 Der Intel 4004 ist ein 4-Bit-Mikroprozessor des Mikrochipherstellers Intel, der am 15. November 1971 auf den Markt kam. Er gilt als der erste Ein-Chip-Mikroprozessor, der in Serie produziert und am freien Markt vertrieben wurde. Meist wird er auch als erster Mikroprozessor überhaupt bezeichnet, was aber nicht richtig ist, da bei Texas Instruments bereits 1968 ein Mikroprozessor als Auftragsarbeit entwickelt wurde, der aber nie in Serie ging. 26/40

27 Rockwell 6502 (1975) Taktrate 1-3 MHz 8 Bit Register ausser PC (16 Bit) 16 Bit Adressen 64k Byte Adressraum 56 Instruktionstypen; 151 Instruktionen Instruktionen 1 3 Byte, erstes Byte immer Op-Code Ausführungsdauer: 1 Byte Befehl 2 µs 3 Byte Befehl 7 µs Beispiele von Adressierungsmodi Immediate Addressing LDA #$3F 2 Byte # immediate, $ hexadezimal Lade die Konstante 3F H in den Akkumulator Absolute Addressing 3Byte LDA $12BA Lade den Inhalt von Speicheradresse 12BA H in den Akkumulator Absolute Indexed Addressing 3Byte LDA $12BA, X Lade den Inhalt von Speicheradresse, gegeben durch 12BA H Indexregister X, in den Akkumulator + Inhalt von 27/40

28 28/40 55

29 29/40 56

30 ARM-Architektur Die ARM-Architektur ist ein 1983 vom britischen Computerunternehmen Acorn entwickeltes 32-Bit-Chip-Design. Das Unternehmen begann die Entwicklung eines leistungsfähigen Prozessors für einen Nachfolger seines bis dahin auf dem 6502 basierenden Computer. ARM steht für Advanced RISC Machines. Das Unternehmen ARM Limited stellt keine eigenen Elektronikchips her, sondern vergibt unterschiedliche Lizenzen an Halbleiterhersteller. Die Vielzahl dieser Lizenznehmer und verschiedene Vorteile der Architektur (z. B. geringer Energiebedarf) führten dazu, dass ARM-Chips im Embedded-Bereich die meistgenutzte Architektur sind. Fast alle derzeitigen Smartphone und Tablet-Computer haben beispielsweise einen oder mehrere lizenzierte ARM-Prozessoren. Nachdem der ARM zum ARM3 (mit Cache und höherer Taktfrequenz) weiterentwickelt worden war und immer mehr Unternehmen Interesse an diesen Prozessoren bekundet hatten, gründete Acorn im Jahre 1990 zusammen mit Apple und VLSI Technology das Unternehmen Advanced RISC Machines Ltd. mit Sitz in Großbritannien, welches später in ARM Ltd. umbenannt wurde. Architektur Familie(n) Erscheinungsjahr Takt ARMv1 ARM MHz ARMv2 ARM2, ARM3 1986, MHz ARMv3 ARM6, ARM7 1991, MHz ARMv4 ARMv5 ARMv6 ARMv7 ARM7TDMI, ARM8, StrongARM ARM9TDMI ARM7EJ, ARM9E, ARM10E, XScale 1995, ARM11, 2002 ARM Cortex-M0, ARM Cortex-M0+, ARM Cortex-? M1 ARM Cortex-M3, ARM Cortex-M4 ARM Cortex-A (A8, A9, A5, A15, A7 und A12), ARM Cortex-R ? 16,8 75 MHz, MHz 180 MHz MHz MHz MHz bis 200 MHz [3]? bis 2 GHz? ARMv8 ARM Cortex-A53, ARM Cortex-A57 *[4] GHz Quelle: Wikipedia: ARM-Architektur 30/40

31 Vergleich CISC RISC Complex Instruction Set Computer Vertreter: 6502, PDP11, VAX11 Oft Implementierung des Orthogonal Instruction Set Anfang 70-iger: Semantische Lücke; die meisten komplexen Instruktionen werden von Compilern nicht oder nur wendig genutzt. Reduced Instruction Set Computer auch Load/Store Architektur genannt Vertreter: Alpha Unterscheiden sich nicht durch die Zahl der Instruktion sondern durch die Pipeline Verarbeitung der Befehle. Die Pipeline hat eine fixe Anzahl von Schritten. Dadurch sind komplexe Adressierungsmodi ausser bei Load oder Store Operationen nicht möglich. Beispiel CISC ADD adr1, adr2, adr3 einfache @(adr3) komplexe Adressierung Beispiel RISC Es gibt separate Load und Store Befehle, die auch komplexe Addressierungsmodi unterstützen. Die anderen Operationen finden ausschliesslich in/zwischen den Registern statt LOA LOA ADD R2 R1, R2, R1 31/40

32 Befehlpipelining A IF, Instruction Fetch B ID, Instruction Decoding C EX, Execution D WB, Write Back Wenn jede Phase des Befehls mit einem Taktzyklus durchgeführt wird, wird effektiv ein Befehl pro Takt ausgeführt. Falls die Phasen mehrere Taktzyklen zur Ausführung benötigen, bestimmt die längste Phase die effektive Ausführungszeit. Quelle: Wikipedia 32/40

33 Beschleunigung der Befehlsbearbeitung Superpipelining: Aufteilen jeder Phase in Teilschritte mit einem Taktzyklus. Trotz einer grösseren Zahl von (Teil-)Phasen wird pro Takt effektiv ein Befehl ausgeführt! Superskalare Architektur: Mehrere parallele Pipelines Quelle: D.W. Hoffmann 33/40

34 Hazards: Probleme, derart dass effektiv weniger als ein Befehl pro Taktzyklus ausgeführt wird. Control Hazard Probleme bei bedingten Sprüngen start: BEQ R1, R2, else: // if (R1 == R2) ADD R1, #1; // R1 = R1 + 1; JMP end: // else else: ADD R2, #1; // R2 = R2 + 1; end:... Lösen des Problems durch Einschieben von leeren Operationen NOP start: BEQ R1, R2, else: NOP NOP NOP ADD R1, #1; JMP end: NOP NOP NOP else: ADD R2, #1; end:... Quelle: D.W. Hoffmann 34/40

35 Lösen des Problems durch Spekulative Befehlsausführung Nach bedingtem Sprung Einfüllen der Befehle des wahrscheinlicheren Zweiges Trifft die Vorhersage nicht zu, muss die Pipeline entleert und der Prozessorstatus zurückgesetzt werden Statische Vorhersage schlechte Trefferquote << 85% Dynamische Vorhersage Erhöhung der Trefferquote (bis 98%) durch Aufzeichnen des Sprungverhaltens in Branch History Table (BHT) Reaktion auf den ersten Wechsel des Sprungverhaltens ist zu ineffizient, daher Aufzeichnung zweier (oder mehr) Wechsel BHT mit 2 Bit Prediction Index aus den niederwertigen Bits der Adresse Sprungstatus /40

36 Sprungstati und Übergänge Sprungstatus Bedeutung 00 Sprung 2 oder mehrere Male ausgeführt 01 Sprung zum ersten Mal nicht ausgeführt 10 Sprung zum ersten Mal wieder ausgeführt 11 Sprung 2 oder mehrere Male nicht ausgeführt Vorhersage springen? ja ja nein nein Kein Sprung Sprung 36/40

37 37/40 58

38 Entwicklung der RISC Prozessoren Beispiel Alpha-Chip CMOS6 Technologie: Leiterbahnen 0.35 µm, 6 Schichten 3 cm 2 Fläche 15, Transistoren weiteres Parallelisieren der Instruktionsbearbeitung mehr Pipelines 4 Befehle pro Zyklus Superskalar 4 Integer Pipelines 2 Floatingpoint Pipelines Takt 500 MHz MHz 2000 MIPS Vorhersage der Geschwindigkeitserhöhung durch Reduktion der Grösse 38/40

39 39/40 60

40 Und wie geht es weiter? Explicitly Parallel Instruction Computing (EPIC) Vertreter: Itanium Prozessor speziell konzipiert für die Parallelverarbeitung. Die Entscheidung über die Parallelisierung wird schon vom Compiler vorgenommen, damit Vereinfachung des Prozessors im Vergleich zur superskalaren Architektur. 40/40

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