CISC ( Complex Instruction Set Computer ) mächtige Instruktionssätze zur Unterstützung von Hochsprachenkonstrukten

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1 Hochleistungs-CPUs CISC ( Complex Instruction Set Computer ) mächtige Instruktionssätze zur Unterstützung von Hochsprachenkonstrukten durch Hardware (Idee: don t do in software what you can do in hardware ) resultierender Code ist kompakt Compiler kann jedoch i.a. die Möglichkeiten des Instruktionssatzes nicht richtig ausnutzen Beispiele: DEC VAX, Motorola 680x0, Intel Pentium RISC ( Reduced Instruction Set Computer ) einfacher Instruktionssatz: kleine Anzahl an Instruktionen und Adressierungsarten einfacher Entwurf hohe Registeranzahl erspart viele Speicherzugriffe einheitliche Instruktionslänge, Register/Register-Operationen und separate Load/Store-Befehle ermöglichen effizientes Instruktions-Pipelining Beispiele: SPARC, MIPS, DEC Alpha, IBM Power, IBM/Apple PowerPC 19 Hochleistungs-CPUs: RISC Architektur einer einfachen RISC-CPU: interne Harvard-Architektur durch separate D- und I-Caches ( entschärft von Neumann Flaschenhals ) großer Registersatz mindestens 1 Integer Unit und 1 Floating Point Unit je Takt ist Fertigstellung einer Instruktion angestrebt, d.h. CPI = 1 (CPI = Clocks per Instruction ) 20

2 Hochleistungs-CPUs: Instruktionspipelining bei hohen Taktraten reicht eine Taktzykluszeit nicht mehr aus für Holen, Dekodieren und Ausführen einer Instruktion k-facher Durchsatz durch k-phasiges Instruktionspipelining: Beispiel mit k=5: (IF = Instruction Fetch, ID = Instruction Decode, OF = Operand Fetch, EX = Execute, WB = Write Back ) Probleme: Datenabhängigkeiten aufeinander folgender Befehle, unbedingte und bedingte Sprünge, langsamer Speicherzugriff 21 Hochleistungs-CPUs: Konzepte Hardware für Sprungvorhersage ( Branch Unit, BU) : Branch Target Buffer (BTB) enthält für jeden aufgetretenen Sprungbefehl die zuletzt verwendete Sprungzieladresse Branch History Table (BHT) enthält lokale Sprunghistorie, in 1 oder 2 Bit ( Korrektheit bis zu 85%) z.b.: 11 = strongly taken, 10 = taken, 01 = not taken, 00 = strongly not taken Branch History Register (BHR) enthält globale Sprunghistorie, oft kombiniert mit Vorhersage aus lokaler Sprunghistorie ( Korrektheit bis zu 95%) Return Address Stack (RAS) kleiner Speicher für Rücksprungadressen 22

3 Hochleistungs-CPUs: Konzepte (Forts) p-fache Superskalarität ( Instruction Level Parallelism, ILP): (p aufeinander folgende sequentielle Instruktionen werden gleichzeitig dekodiert und bei Unabhängigkeit gleichzeitig ausgeführt, CPI min = 1/p) Problem: Datenabhängigkeiten falsche Sprungvorhersagen erhöhen CPI! Out-Of-Order Befehlsausführung: (Hardware sucht automatisch in einem Puffer mit bereits dekodierten Instruktionen nach unabhängigen Instruktionen; auch spätere Instruktionen können spekulativ ausgeführt werden) 23 Hochleistungs-CPUs: Konzepte (Forts.) zweistufige oder dreistufige Cache-Hierarchien mit großer Kapazität verstecken weitgehend hohe Speicherzugriffszeiten spekulatives Laden von Daten mittels Prefetch-Instruktionen gepufferte Load/Store-Einheiten (LS) Lade- oder Schreiboperation aus/in den Hauptspeicher (z.b. bei cache miss ) werden separat ausgeführt Instruktions-Pipeline kann nachfolgende Befehle ausführen, bis Ergebnis benötigt wird interner Puffer für mehrere Speicherzugriffe Funktions-Einheiten mit separaten arithmetischen Pipelines insbesondere für Gleitkomma-Operationen Ausführung wird in Phase EX der Instruktionspipeline gestartet; Ergebnis liegt zu einem späteren Zeitpunkt vor i.a. ein Ergebnis je Takt 24

4 Hochleistungs-CPUs: Konzepte (Forts.) bedingte Befehlsausführung durch Prädikate ersetzt Sprünge: Beispiel: if (a<b) kann wie folgt kodiert werden: p1,p2 = cmp(a<b) a=c (p1) a=c else (p2) a=d a=d SIMD-Parallelität ( Data Level Parallelism, DLP): (sogenannte Multimedia- oder Vektoreinheiten gestatten die datenparallele Ausführung von arithmetischen Operationen auf mehrere in ein 64-Bit oder 128-Bit Register gepackte 8-, 16- oder 32-Bit Daten) Beispiele: Intel MMX, Intel SSE / SSE2, AMD 3DNow!, Sun VIS Superpipelining: Instruktions-Pipelining mit k» 5 Phasen (höherer Durchsatz, aber größerer Leistungsverlust bei Pipeline-Konflikten) EPIC ( Explicitly Parallel Instruction Computing ) (statt Out-Of-Order Befehlsausführung muß Compiler unabhängige parallel ausführbare Instruktionen finden und entsprechend kodieren) 25 Beispiel 1: Sun UltraSPARC III CPU-Architektur: 26

5 Beispiel 1: Sun UltraSPARC III (Forts.) Instruktionspipeline mit bis zu 14 Phasen: separate Pipelines für Gleitkomma- und Load/Store-Befehle charakteristische Zeiten: misprediction penalty : 7 Takte misfetch penalty : 3 Takte D-cache latency : 2 Takte floating point divide latency : 20 Takte (ohne Pipeline) integer mult / divide latency : 6 / 64 Takte (ohne Pipeline) 27 Vergleich einiger 64-Bit RISC-Prozessoren Alpha UltraSparc III PowerPC G5 Superskalarität 4-fach 4-fach 8-fach Pipelinestufen Out-of-Order ja nein ja Reorder Buffer Size Funktionseinheiten (incl. 4 Int, 2 FP, 2 LS, 4 Int, 2 FP, 1 LS, 2 Int, 2 FP, 2 LS, 2 BU, SIMD-Erweiterungen) 1 SIMD (MVI) 2 SIMD (VIS) 2 SIMD (Velocity E.) Register (+Rename Reg.) 32(+48) Int, 32(+40) FP 136 Int, 32 FP je 32(+48) Int, FP, SIMD Caches (I, D, L2) 64k, 64k, 1-16M 64k, 64k, 0.5-8M 64k, 32k, 512k Branch Prediction 4k BHT 16k BHT 3 16k BHT Anzahl Transistoren 15.2M 16M 58M Taktfrequenz 575M GHz 900M GHz 1.4-2GHz SPECint (1.25 GHz) 722 (1.2 GHz) 937 (1.8 GHz) SPECfp (1.25 GHz) 1084 (1.2 GHz) 1051 (1.8 GHz) 28

6 Beispiel 2: Intel Pentium 4 Architekturmerkmale: extern: CISC (IA-32) intern: RISC ( OPs) Trace Cache Superskalarität: je 3 OPs aus Trace Cache werden auf 6 Funktionseinheiten verteilt Hyperpipelining: Pipeline mit bis zu 31 Stufen Hyperthrading: Int. und FP Registersatz sind doppelt vorhanden, um zwei Threads auf zwei logischen Prozessoren auszuführen SIMD-Einheiten: MMX, SSE (128 Bit) 29 Vergleich zweier IA-32 Prozessoren Superskalarität Pipelinestufen Out-of-Order Reorder Buffer Size Funktionseinheiten SIMD-Erweiterungen Register Caches (I, D, L2) Branch Prediction Anzahl Transistoren Speicherbandbreite Taktfrequenz SPECint2000 SPECfp2000 Pentium 4 3-fach ja Int, 1 FP, 3 LS MMX + SSE + SSE2 + SSE3 8 Int, 8 FP (+128) 12k OPs, 8k-16k, 512k-1M 4k BTB 42M-125M bis zu 6.4 GByte/s GHz 1074 (3.06 GHz) 982 (3.06 GHz) Athlon XP 3-fach 9 ja 72 3 Int, 3 FP, 3 LS MMX + 3DNow! + SSE 8 Int, 8 FP (+88) 64k, 64k, 512k 2k BTB + 4k BHT 37.5M bis zu 3.2 GByte/s GHz 995 (XP 3000+) 869 (XP 3000+) 30

7 Beispiel 3: Intel Itanium HP und Intel entwickelten IA-64 Architektur: Compiler ermittelt unabhängige und parallel ausführbare Instruktionen (hat umfassendere Sicht auf Programm; einfachere Scheduling-Hardware) zentrale Ideen: 64-Bit Architektur, EPIC-Konzept 128-Bit Instruktionswort ( Bundle ): drei 41-Bit Instruktionen, RISC-ähnlich kodiert ein 5-Bit Template, in dem festgelegt wird, 1) von welchen Funktionseinheiten die drei Instruktionen ausgeführt werden (M=Memory, I=Complex Integer, A=ALU Integer, F=Floating Point, B=Branch) 2) welche Instruktionen unabhängig und somit parallel ausführbar sind (durch Einfügen eines Stop Bits S zwischen abhängigen Befehlen) nicht alle Kombinationen im Template kodierbar! 31 Beispiel 3: Intel Itanium (Forts.) IA-64 ISA: fast alle Instruktionen mittels Prädikate bedingt ausführbar Beispiel: (p1) add r1=r2,r3 viele Register: 128 Integer-Register (64 Bit + 1 NaT-Bit, NaT= Not a Thing ), 128 Gleitkomma-Register (82 Bit), 128 Applikations-Register (Spezialregister, enthalten IA-32 Register) 64 Prädikat-Register (1 Bit) für Ergebnisse von Vergleichsbefehlen Compiler setzt bei Sprung-Befehlen Branch Hint -Bits zur statischen Vorhersage des Sprungverhaltens spezielle loop Befehle Befehle ld.s und chk.s zum spekulativen Laden von Daten Compiler kann bei allen load/store-befehlen Cache Hint -Bits setzen Register-Stack: Funktion kann mit alloc neuen Registersatz anfordern automatische Entrollen von Schleifen mittels Register-Rotation 32

8 Beispiel 3: Intel Itanium (Forts.) Intel Itanium: erster Prozessor für IA-64 ISA mit 800 MHz 6-fache Befehlsparallelität: Prozessor kann alle 6 Instruktionen aus zwei Bundles gleichzeitig beginnen 10-phasige Instruktionspipeline: viele Funktionseinheiten: 4 Integer- und Multimedia-Einheiten 2 Load/Store Einheiten 3 Sprungvorhersage-Einheiten 2 Gleitkomma-Einheiten 16 KByte L1-Caches, 96 KByte L2-Cache, externer 4 MByte L3-Cache 266 MHz, 128 Bit Systembus, für bis zu 4 CPUs vorgesehen max. 6.4 GFlop/s (32-Bit), SPECint2000: 342, SPECfp2000: Beispiel 3: Intel Itanium (Forts.) Architektur der CPU Itanium: 34

9 Beispiel 3: Intel Itanium (Forts.) Intel Itanium 2: Taktfrequenzen bis zu 1.5 GHz noch mehr Funktionseinheiten: 6 Integer- und Multimedia-Einheiten 4 Load/Store Einheiten (je 2 für Load und Store ) 3 Sprungvorhersage-Einheiten 2 Gleitkomma-Einheiten größerer 256 kbyte L2 Cache bis zu 6 MByte großer auf dem Chip integrierter L3 Cache (Zugriffszeit 12 Takte) Systembus nun 400 MHz verbesserte IA-32 Compability Execution Engine 35 Vergleich Intel Itanium / AMD Opteron Superskalarität Pipelinestufen ISA Reorder Buffer Size Funktionseinheiten SIMD-Erweiterungen Register Caches (I, D, L2, L3) Branch Prediction Anzahl Transistoren E/A-Bandbreite Taktfrequenz SPECint2000 SPECfp2000 Itanium 2 6-fach 8 (9 für FP-Instr.) IA-64 ( in order ) 6 Int, 2 FP, 4 LS, 3 BU 6 SIMD 128 Int, 128 FP 16k, 16k, 256k, 1.5M-6M 24k BHT 220M 6,4 GByte/s GHz 1322 (1.5 GHz) 2119 (1.5 GHz) Opteron 3-fach 12 (17 für FP-Instr.) x Int, 3 FP, 2 LS MMX + 3DNow! + SSE +SSE2 16 Int, 8 FP, 16 SIMD 64k, 64k, 1M 16k BHT + 2k BTB 100M 6,4 GByte/s Speicher + 3 Hypertransport (3.2 GByte/s je R.) GHz 1405 (2.2 GHz) 1505 (2.2 GHz) 36

10 Hochleistungs-CPUs: Ausblick Hauptprobleme heutiger Hochleistungs-CPUs: Forderung nach (binärer) Kompatibilität Verstecken der hohen Zugriffszeit auf Hauptspeicher p-facher DLP: SIMD-Einheiten ermöglichen zwar einen p-fachen Leistungsgewinn, aber maschinennahe Programmierung erforderlich p-facher ILP: bedingt durch falsche Sprungvorhersagen und hohe Datenabhängigkeiten ist CPI-Wert von 1/p nicht erreichbar! schlechte Auslastung der vorhandenen Funktionseinheiten! OOO-Ausführung findet i.a. zu wenige unabhängige Instruktionen? ist EPIC eine gute Alternative? Ideen für zukünftige Hochleistungs-CPUs: Simultaneous Multithreading -Architekturen (SMT) mit mehrfach vorhandenen Registersätzen für schnelle Thread-Wechsel (z.b. nach cache miss ) Chip-Multiprozessoren (CMP) mit mehreren CPUs auf einem Chip 37