Kontrollpfad der hypothetischen CPU
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- Jasper Brodbeck
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1 Kontrollpfad der hypothetischen CPU fast alle Algorithmen benötigen FOR- oder WHILE-Schleifen und IF.. ELSE Verzweigungen Kontrollfluß ist datenabhängig CCR speichert Statussignale N,Z, V,C der letzten ALU-Operation Conditional Branch Befehle testen Statusbit x und verzweigen zur einer Zieladresse a, wenn das Bit x gesetzt ( Set ) oder nicht gesetzt ( Clear ) ist Beispiel: RTL-Notation für die Instruktion BCC a (BCC= Branch on Carry Clear ) IF [C]=0 THEN [PC] [IR(ADDR)] 15
2 Befehlssatz der hypothetischen CPU (Forts.) Befehle zur Steuerung des Kontrollflußes: BCC a BCS a BNE a BEQ a BPL a BMI a BVC a BVS a BGT a BLT a BRA a STOP Sprung bei C=0 ( Branch on Carry Clear ) Sprung bei C=1 ( Branch on Carry Set ) Sprung bei Z=0 ( Branch on Not Equal ) Sprung bei Z=1 ( Branch on Equal ) Sprung bei N=0 ( Branch on Plus ) Sprung bei N=1 ( Branch on Minus ) Sprung bei V=0 ( Branch on overflow Clear ) Sprung bei V=1 ( Branch on overflow Set ) Sprung bei NV+NV=1 ( Branch on Greater Than, signed) Sprung bei ZNV+ZNV=1 ( Branch on Lower Than, signed) Unbedingter Sprung Anhalten der CPU 16
3 Beispiel 1: Einfaches Maschinenprogramm Programmfragment in Hochsprache: int a,b,c; c = (a+b) / 2; c = abs(c); if (c > 100) c = 100; gleiches Programmfragment in Maschinensprache: RUN: MOVE a,d0 load a ADD b,d0 add b ASR D0 divide by 2 BPL POS > 0? NEG D0 1 s compl. ADD #1,D0 2 s compl. POS: MOVE D0,c store c MOVE #100,D0 load 100 SUB c,d0 BPL END c > 100? MOVE #100,D0 MOVE D0,c store c=100 END: STOP 17
4 Beispiel 2: Berechnung von n! Programmfragment in Hochsprache: int i,n,f; f=1; for (i=1;i<=n;i++) f=f*i; gleiches Programmfragment in Maschinensprache: FAK: MOVE #1,D0 load 1 MOVE D0,f store f=1 MOVE D0,i store i=1 LOOP: MOVE n,d0 load n SUB i,d0 compute n i BMI END n i < 0? MOVE f,d0 load f MUL i,d0 compute f*i MOVE D0,f store f MOVE i,d0 load i ADD #1,D0 i=i+1 MOVE D0,i store i BRA LOOP END: STOP 18
5 Ein einfaches Steuerwerk zur Steuerung des Datenflußes zwischen den Registern der hypothetischen CPU sind viele Steuersignale nötig: ein Taktsignal Clock R für jedes Register R (z.b. aufgebaut aus pegelgesteuerten D Flip-Flops) ein Steuersignal G i für jeden Tristate-Puffer i Steuersignale E und R/W für Speicher Steuersignale ALU 1, ALU 2, CIN, NOT, F 1, F 2, F 3 für ALU (im Bild nicht dargestellt) 19
6 Ein einfaches Steuerwerk (Forts.) Schritt 1: Dekodierung der Instruktion sinnvolle Wahl von Befehlscodes für alle Instruktionen vereinfacht die Dekodierung, z.b.: 000xxxxx : ALU Instruktionen mit einem Operand 001xxxxx : ALU Instruktionen mit zwei Operanden 010xxxxx : MOVE Instruktionen 011xxxxx : Branch Instruktionen 1xxxxxxx : STOP 20
7 Ein einfaches Steuerwerk (Forts.) Schritt 2: Entwurf eines einfachen Sequencers jede Instruktion besteht aus max. 8 RTL-Schritten, z.b. ADD a,d0 [MAR] [PC] [PC] [PC]+1 [MBR] [M(MAR)] [IR] [MBR]; CU [IR(Opcode)] [MAR] [IR(Addr)] [MBR] [M(MAR)] ALU [D0]; ALU [MBR] [D0] ALU für die Ausführung werden 8 Takte benötigt Sequencer generiert für jeden Takt i = 1,...,8 ein Signal T i 21
8 Ein einfaches Steuerwerk (Forts.) Schritt 3: Ermittlung der Steuersignale für Takte 1 bis 8 Transfers und resultierende Steuersignale für die Fetch Phase: T 1 : [MAR] [PC] G 1 = 1; Clock MAR = 1 T 2 : [PC] [PC]+ 1 G 2 = 1; Clock PC = 1 T 3 : [MBR] [M(MAR)] R/W = 1; G 6 = 1; G 11 = 1; Clock MBR = 1 T 4 : [IR] [MBR]; CU [IR(Opcode)] G 7 = 1; Clock IR = 1 Transfers und resultierende Steuersignale für die Execute Phase aller Instruktionen mit ALU2OP=1 : T 5 : [MAR] [IR(Addr)] G 3 = 1; Clock MAR = 1 T 6 : [MBR] [M(MAR)] R/W = 1; G 6 = 1; G 11 = 1; Clock MBR = 1 T 7 : ALU [D0]; ALU [MBR] G 7 = 1; G 10 = 1 T 8 : [D0] ALU G 12 = 1; Clock D0 = 1 ( in T 7 zusätzliche Steuersignale für ALU nötig, abhängig von Instruktion ) 22
9 Ein einfaches Steuerwerk (Forts.) Transfers und resultierende Steuersignale für die Execute Phase aller Instruktionen mit ALU1OP=1 : T 5 : ALU [D0] G 10 = 1 T 6 : [D0] ALU G 12 = 1; Clock D0 = 1 ( in T 5 zusätzliche Steuersignale für ALU nötig, abhängig von Instruktion ) Transfers und resultierende Steuersignale für die Execute Phase aller Instruktionen mit BRANCH=1 : T 5 : IF (X) THEN [PC] [IR(ADDR)] G 4 = X; Clock PC = X ( X wird in Abhängigkeit von Instruktion aus CCR bestimmt; X=1 bei BRA ) Transfers und Steuersignale für die Execute Phase bei STORE=1 : T 5 : [MBR] [D0] G 9 = 1; G 11 = 1; Clock MBR = 1 T 6 : [MAR] [IR(Addr)] G 3 = 1; Clock MAR = 1 T 7 : [M(MAR)] [MBR] G 7 = 1; G 11 = 1; E = 1 23
10 Ein einfaches Steuerwerk (Forts.) Schritt 4: Kombination der Steuersignale vollständige Steuersignale (Auswahl): Clock PC = T 2 + BRANCH T 5 Clock MAR = T 1 + ALU2OP T 5 + STORE T 6 + LOAD T 5 Clock D0 = ALU1OP T 6 + ALU2OP T 8 + LOAD T 6 + LOADC T 5 G 1 = T 1 ; G 2 = T 2 ; G 4 = BRANCH T 5 G 12 = ALU1OP T 6 + ALU2OP T 8 R/W = T 3 + ALU2OP T 6 + LOAD T 6 CIN = (SUB +ADDC C) T 7 + (ROL + ROR) C T 5 Verkürzung der Execute Phase: CLR = ALU1OP T 7 + BRANCH T 6 + LOADC T 6 24
11 Nachteile der hypothetischen CPU einzelnes Datenregister erfordert sehr häufige Speicherung von Zwischenergebnissen im RAM kein Aufruf von Unterprogrammen möglich kein Zugriff auf Komponente a[i] eines Feldes im Befehlssatz keine Hardwareunterstützung von Gleitkommazahlen und Division in ALU keine Unterstützung eines Adreßraums mit mehr als 2 b Adressen keine Unterbrechungen ( Interrupts ) möglich langsam durch getrennte Fetch und Execute Phasen aufwendig zu realisierendes Steuerwerk in Random Logic (Alternative: mikroprogrammiertes Steuerwerk) 25
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