Struktur der CPU (1) Die Adress- und Datenpfad der CPU: Befehl holen. Vorlesung Rechnerarchitektur und Rechnertechnik SS Memory Adress Register
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- Claudia Lorenz
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1 Struktur der CPU (1) Die Adress- und Datenpfad der CPU: Prog. Counter Memory Adress Register Befehl holen Incrementer Main store Instruction register Op-code Address Memory Buffer Register CU Clock Control signals Adresspfad Datenpfad
2 Struktur der CPU (2) Die Adress- und Datenpfad der CPU: Befehl ausführen PC Incrementer MAR Main store IR Op-code Operand MBR Data register D0 CU Control signals ALU Adresspfad Datenpfad Control signals from CU
3 Struktur der CPU (3) Informationsfluss in der CPU und bedingte Befehle: PC MAR Incrementer Branch address Main store IR Op-code Operand MBR Operand Operand = Ergebnis = = = = Statusbits C Z N V CU Control signals C Data register D0 ALU C Z N V... Condition to be tested Condition Code Register (CCR)
4 Struktur der CPU (4) Die Verwendung von Literalen: PC MAR Incrementer Main store IR Op-code Operand MBR Datenpfad eines Literal-Operanden z.b.: MOVE #123, D0 ;[D0] [IR(Operand)] ADD #123, D0 ;[D0] [D0] + [IR(Operand)] CU Data register D0 ALU C Z N V... CCR
5 Struktur der CPU (5) Die Architektur einer Hochleistungs- CPU : PC A0 Bus E Bus F MAR Main Store A1 A2 MBR Bus B Bus C A3 D0 A4 IR D1 Op-code Address A5 D2 A6 D3 A7 CU D4 ALU1 Control signals D5 D6 D7 ALU2 CCR
6 Struktur der CPU (6) Steuerung des Datenflusses in der CPU: Clock PC PC Q D G 1 Clock MAR MAR D Q Enable Address G 2 Incrementer R/W Main Store MS Data in out G 6 G 7 G 4 G 3 G 8 IR Q D Clock MBR MBR Q D Control Unit G 9 G 10 Tri-State Gatter e y G 1 G 2 CLK PC Clock D0 D0 Q D s e y 0 0 x 0 1 x s 0 logisch 0 1 logisch 1 x elektrisch offen G 12 G 11 ALU
7 Struktur der CPU (7) Übersetzung eines HOLEN-AUSFÜHREN-Zyklus in RTL: Schritt Registertransfersprache Benötigte Operationen 1 [MAR] [PC] Aktiviere G 1, takte MAR 1a INC [PC] 2 [PC] [INC] Aktiviere G 2, takte PC 3 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 4 [IR] [MBR] Aktiviere G 7, takte IR 4a CU [IR(Anweisung)] 5 [MAR] [IR(Adresse)] Aktiviere G 3, takte MAR 6 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 7 ALU [MBR] Aktiviere G 7 7a ALU [D 0 ] Aktiviere G 10 8 [D 0 ] ALU Aktiviere G 12, takte Datenregister
8 Struktur der CPU (7a) Übersetzung eines HOLEN-AUSFÜHREN-Zyklus in RTL: Schritt Registertransfersprache Benötigte Operationen 1 [MAR] [PC] Aktiviere G 1, takte MAR 1a INC [PC] 2 [PC] [INC] Aktiviere G 2, takte PC 3 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 4 [IR] [MBR] Aktiviere G 7, takte IR 4a CU [IR(Anweisung)] 5 [MAR] [IR(Adresse)] Aktiviere G 3, takte MAR 6 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 7 ALU [MBR] Aktiviere G 7 7a ALU [D 0 ] Aktiviere G 10 8 [D 0 ] ALU Aktiviere G 12, takte Datenregister
9 Struktur der CPU (7b) Übersetzung eines HOLEN-AUSFÜHREN-Zyklus in RTL: Schritt Registertransfersprache Benötigte Operationen 1 [MAR] [PC] Aktiviere G 1, takte MAR 1a INC [PC] 2 [PC] [INC] Aktiviere G 2, takte PC 3 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 4 [IR] [MBR] Aktiviere G 7, takte IR 4a CU [IR(Anweisung)] 5 [MAR] [IR(Adresse)] Aktiviere G 3, takte MAR 6 [MBR] [Speicher([MAR])] Aktiviere Speicher lesend, aktiviere G 6 und G 11, takte MBR 7 ALU [MBR] Aktiviere G 7 7a ALU [D 0 ] Aktiviere G 10 8 [D 0 ] ALU Aktiviere G 12, takte Datenregister
10 Struktur der CPU (8) Steuersignale während der HOLEN und AUSFÜHREN Phase eines ADD-Befehls: Gatterkontrollsignale Hauptspeicher Registertakte Schritt G 1 G 2 G 3 G 4 G 5 G 6 G 7 G 8 G 9 G 10 G 11 G 12 Enable R/W PC MAR MBR D 0 IR X X X X X X
11 Struktur der CPU (9) Die mikroprogrammierbare Kontrolleinheit: Instruction register Operation code Address Address mapper Incrementer Microprogram conuter Clock Address Microprogram memory Data Next microinstruction address Load control Condition select CPU control field Microinstruction register Multiplexer Microprogram control signals to all parts of the CPU Branch on zero Branch on not zero Branch never (logical zero) Branch always (logical one)
12 Struktur der CPU (10) Struktur einer einfachen CPU: R Main store Data G MSR System bus Address input W G MSW MAR MBR IR G MBR G IR CU PC G PC D0 G D0 ALU P Q f(p,q) G ALU
13 Struktur der CPU (11) Dekodierung des Kontrollcodes der ALU: Ein einfacher Befehlssatz für die CPU: Bedeutung 0 0 Addiere P zu Q 0 1 Subtrahiere Q von P 1 0 Erhöhe Q 1 1 Verringere Q Bitmuster Symbol Ausgeführte Operation 000 LOAD M [D 0 ] [Speicher(M)] 001 STORE M [Speicher(M)] [D 0 ] 010 ADD M [D 0 ] [D 0 ] + [Speicher(M)] 011 SUB M [D 0 ] [D 0 ] [Speicher(M)] 100 INC M [Speicher(M)] [Speicher(M)] DEC M [Speicher(M)] [Speicher(M)] BRA M [PC] M 111 BEQ M IF Z THEN [PC] M M: bezeichnet die Speicheradresse, die durch die Instruktion genutzt wird
14 Struktur der CPU (12) Interpretation des Befehlssatzes: Anweisung Bitmuster Ausgeführte Operation Aktionen für die Steuerung [MAR] [PC] [IR] [Speicher([MAR])] ALU [PC] [PC] ALU LOAD 000 [MAR] [IR] [D 0 ] [Speicher([MAR])] STORE 001 [MAR] [IR] [Speicher([MAR])] [D 0 ] ADD 010 [MAR] [IR] [MBR] [Speicher([MAR])] ALU [MBR] [D 0 ] ALU SUB 011 [MAR] [IR] [MBR] [Speicher([MAR])] ALU [MBR] [D 0 ] ALU INC 100 [MAR] [IR] [MBR] [Speicher([MAR])] [ALU] [MBR] [MBR] ALU [Speicher([MAR]) [MBR] DEC 101 [MAR] [IR] [MBR] [Speicher([MAR])] [ALU] [MBR] [MBR] ALU [Speicher([MAR]) [MBR], R,,, R,,,, R,,,, R,,,, R,,,,, R,,,,,,0 W, =0,0, =0,1,,0 W,,1 W BRA 110 [PC] [IR], BEQ 111 IF Z THEN [PC] [IR] IF Z THEN,
15 Struktur der CPU (13) Der Befehlsdekodierer: Operationscode Operandenadresse Bit 3 Bit 2 Bit 1 Instruktionsregister MOVE.B M,D0 (z.b. load) MOVE.B D0,M (z.b. store) ADD.B M,D0 111 BEQ N
16 Struktur der CPU (14) Der Sequenzierer Clock 1 CLR Q 1 CLR Q 1 CLR Clock Clock Clock 1 K Q 1 K Q 1 K Q Q CLR Zähler rücksetzen zum Zustand 8 Ausgänge T 1 T 2 T 3 T 4 T 5 T 6 T 7
17 Struktur der CPU (15) Der Output des Sequenzierers (Impulsgenerator) als Zeitimpulsfolge: Timing-pulse generator T 1 T 1 T 2 T 2 T 3 T 3 T 4 T 4 T 5 T 5 T 6 T 6 T 7 T 7 One machine cycle (eight microcycles)
18 Struktur der CPU (16) Die verdrahtete (random logic) Kontrolleinheit: FETCH Op-code Op-code EXECUTE T 1 T 2, R,,, T 1, R, T 1,, W T 3, FETCH MOVE (address),d0 (LOAD) MOV,(address) (STORE)
19 Struktur der CPU (17) Hinzufügung des Lese / Ausführ Flip-Flops: Reset von 7 anderen Operationen... R S Lese- Ausführ Flip-Flop Q Q EXECUTE FETCH zu allen Operationscodedecodern Operationscode T 1 T 2 T 3 T 4 (Lese-Ausführ-FF setzen während T 4 eines FETCH-Zyklus) FETCH LOAD (Lese-Ausführ-FF rücksetzen nach Abschluß des LOAD-Zyklus, bereit für nächstes FETCH)
20 Struktur der CPU (18) Gesamtdarstellung des beispielhaften Maschinenbefehlsatzes: Anweisung Zeit Aktiviert Taktimpuls ALU Speicher FF MBR IR PC D 0 ALU MAR MBR IR PC D 0 R W R S X X T X X T T X X T X X LOAD X X STORE X X ADD X X T T X X SUB X X T T X X INC X X T T X X T X X DEC X X T T X X T X X BRA X X BEQ Z 0 X X
21 Struktur der CPU (19) IR Gesamtschaltbild der verdrahteten Kontrolleinheit: OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
22 Struktur der CPU (19a) IR Gesamtschaltbild der verdrahteten Kontrolleinheit: OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
23 Struktur der CPU (19b) IR Gesamtschaltbild der verdrahteten Kontrolleinheit: OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
24 Struktur der CPU (19c) IR Gesamtschaltbild der verdrahteten Kontrolleinheit: OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
25 Struktur der CPU (19d) IR Gesamtschaltbild der verdrahteten Kontrolleinheit: OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
26 Struktur der CPU (19e) IR OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
27 Struktur der CPU (19f) IR OR gate array S Q R Q / execute flip-flop =Z T 1 T 2 T 3 Master clock Counter FETCH LOAD STORE ADD SUB INC DEC BRA BEQ T 4
28 Struktur der CPU (20) verdrahtete gegenüber mikroprogrammierbarer Kontrolleinheit: verdrahtet ist schneller als mikroprogrammierbar optimiert für eine bestimmte Maschinensprache (Befehlssatz) keine Notwendigkeit, Mikrobefehle aus Speicher zu lesen Ausführung Boolescher Funktionen ist schneller als Speicherzugriffe mikroprogrammiert ermöglicht den flexibleren Entwurf leicht modifizierbar Behebung von Entwurfsfehlern einfacher skalierbar (Hinzufügung neuer Maschinenbefehle) Allgemein gilt, dass die Vorteile der Mikroprogrammierung abhängig sind von (hardware-)technologischem Fortschritt prinzipieller Sichtweise, die Hauptaufgabe der Rechnerarchitektur betreffend Unterstützung des Compilerentwurfs (Top-Down, CISC) Performanz und Durchsatz (RISC) Hochzeit der Mikroprogrammierung bis Ende der 80er Jahre
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