1. Grundlagen der Informatik Organisation und Architektur von Rechnern

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Eva Graf
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1 1. Grundlagen der Informatik Organisation und Architektur von Rechnern Inhalt Grundlagen digitaler Systeme Boolesche Algebra / Aussagenlogik Organisation und Architektur von Rechnern Algorithmen, Darstellung von Algorithmen mit Struktogrammen und Programmablaufplänen Zahlensysteme und interne Informationsdarstellung 1

2 Rechneraufbau: Hardware-Struktur CPU Systembus Memory RAM E/A Bridge E/A-Bus GPU Netzwerk Disk- Controller 2

3 Rechneraufbau: CPU-Struktur Datenregister Spezialregister Rechenwerk Steuerwerk Lade-/Speicher- Einrichtung CPU Systembus Memory RAM Hier ist nicht alles gezeigt! Eine reale CPU ist wesentlich komplexer. 3

4 Schichtenmodell Strukturierung des Rechensystems (Hardware und Software) in mehrere aufeinander liegende Schichten. Höhere Schichten benutzen darunter liegende über Schnittstellen Nur die Schnittstellen sind nach oben sichtbar, die Implementierung der zugehörigen Schicht bleibt verborgen ( information hiding ). Schichten können ausgetauscht werden (unter Beibehaltung ihrer Schnittstelle), ohne dass die darüber liegenden Schichten geändert werden müssen. Beispiel: Verschiedene Sprachschichten High-level language level (C): A = B + C; Assembly language level (MC68020): MOVE.W B, D1 ADD.W C, D1 MOVE.W D1, A 4

5 Beispiel Machine language level (MC68020) (in bits): 1000: MOVE.W (0x2002).W,D : ADD.W (0x2004).W,D : MOVE.W D1,(0x2000).W : A 2002: B 2004: C 5

6 Schichten Schnittstellen zwischen den Schichten Einzelne Schichten können ausgetauscht werden, sofern die Schnittstellen zu den benachbarten Schichten beibehalten werden. ausführbares Programm Laufzeitsystem, Bibliotheken, Dienste Betriebssystem Schnittstelle für ausführbare Programme Befehlssatz und Speicherarchitektur Mikroarchitektur Digitale Logik Elektrische Schaltung 6

7 x86-architektur (1) Betrachtet ausgehend vom äußeren Erscheinungsbild: Registersatz: Anzahl der Register, Freiheiten bzw. Beschränkungen bei deren Verwendung Befehlssatz: Befehlsliste und evtl. verschiedene Varianten der Befehle, wenn unterschiedliche Adressierungsarten zugelassen sind. Alles andere betrifft die Implementierung und Realisierung 7

8 Intel 80x86-Familie DX 80486DX Pentium 80386SX 80486SX Verbesserung der Implementierung der Architektur von 12 CPI beim 8086 auf CPI beim Pentium (CPI = Cycles Per Instruction). x86-architektur (2) Co-Proz. Busbreite (Bit) / Daten/Adress. 16/24 16/24 (SX) 32/32 (DX) 32/32 64/32 Große Bedeutung durch Einsatz in IBM-kompatiblen PCs. Aufgrund der hohen Stückzahlen Mainstream der derzeitigen Rechnerentwicklung. CISC-Prozessoren aus historischen Gründen binär abwärtskompatibel zum Urahnen 8086 Stetige Verbesserung der Technologie (Taktfrequenz von 4.77 bis 10 MHz beim 8086/8088 auf über 3 GHz beim Pentium). 8

9 x86-architektur (3) Allgemeine Register AX Akkumulator-Register, Ziel und Quelle für Rechenoperationen Teilung in hohes Byte (AH) und niedriges Byte (AL) BX - Basis-Register für Anfangsadressen, Teilung in hohes Byte (BH) und niedriges Byte (BL) CX Count Register, Teilung in hohes Byte (CH) und niedriges Byte (CL), allgemein verwendbar, spezielle Bedeutung bei Schleifen DX - Daten-Register, Teilung in hohes Byte (DH) und niedriges Byte (DL) RAX (bei x86-64) EAX EAX AX AX AH AH AL AL 64 Bit 32 Bit 16 Bit 8 Bit 9

10 x86-architektur (4) Pointer-Register SP Stack-Pointer: zur Adressierung des Stacks verwendet BP Base-Pointer: zur Adressierung des Stacks verwendet IP Instruction-Pointer: Offset des nächsten Befehls Index-Register SI Source-Index: Unterstützung von Adressierungen esi Quelle (eng: source) für Stringoperationen DI Destination-Index: Unterstützung von Adressierungen edi Ziel (eng: destination) für Stringoperationen Segment-Register CS Code-Segment: zeigt auf aktuelles Codesegment DS Daten-Segment: zeigt auf aktuelles Datensegment SS Stack-Segment: zeigt auf aktuelles Stapelsegment ES Extra-Segment: zeigt auf weiteres Datensegment 10

11 x86-architektur (5) Statusflags CF Carry-Flag Übertragflag AF Auxiliary Carry-Flag Hilfsübertragflag ZF Zero-Flag Nullflag SF Sign-Flag Vorzeichenflag PF Parity-Flag Paritätsflag OF Overflow-Flag Überlaufflag Kontrollflags TF Trap-Flag Einzelschrittflag IF Interrupt Enable-Flag Interruptflag 11

12 x86-architektur (6) V Exponent Signifikant R0 R1 8 x 80-Bit-Gleitkommaregister (internes IEEE-Format) R2 R3 R4 R5 R6 R7 Gleitkomma-Register dienen zur kurzfristigen Speicherung Fließkomma-Variablenwerten, um vom Fließkomma-Rechenwerk verknüpft zu werden 12

13 x86: Datentypen und Befehle CISC-Befehlsformat (variable Länge) Adressierungsarten - unmittelbar - Register indirekt - direkt - indiziert - Register 13

14 x86-befehlssatz ohne Gleitkommabefehle Transferoperationen (s.g. Moves) MOV DST, SRC PUSH SRC POP DST XCHG DS1, DS2 Move SRC to DST Push SRC onto Stack Pop value from Stack to DST Exchange DS1 and DS2 Diese Befehle werden benutz, um Variablenwerte vor deren Verwendung in Rechenoperationen in die Register zu holen, oder von den Registern wieder zurück in den Hauptspeicher zu kopieren. Oben ist nur eine Auswahl der gebräuchlichsten Befehle angegeben. 14

15 x86-befehlssatz ohne Gleitkommabefehle Arithmetische Operationen ADD DST,SRC Add SRC to DST SUB DST,SRC Subtract SRC from DST MUL SRC Multiply EAX by SRC (unsigned) IMUL SRC Multiply EAX by SRC (signed) DIV SRC Divide EDX-EAX by SRC (unsigned) IDIV SRC Divide EDX-EAX by SRC (signed) INC DST Add 1 to DST DEC DST Subtract 1 from DST NEG DST Negate DST (subtract it from 0) 15

16 x86-befehlssatz ohne Gleitkommabefehle Steuerfluss JMP ADDR Jxx ADDR CALL ADDR RET LOOPxx Jump to ADDR Conditional Jump to ADDR (xx zzum Beispiel NE für NOT Equal als Ergebnis des letzten Vergleichs mit CMP (Compare) Call Procedure at ADDR Return from Procedure Loop until Condition is met 16

17 x86-befehlssatz ohne Gleitkommabefehle Boolean AND DST,SRC OR DST,SRC XOR DST,SRC NOT DST Boolean AND SRC into DST Boolean OR SRC into DST Boolean Exclusive OR SRC to DST Replace DST with 1 s complement Shift/Rotate SAL/SAR DST,# SHL/SHR DST,# Shift DST left/right # of Bits Shift logical DST left/right # of Bits ROL/ROR DST,# Rotate DST left/right # of Bits RCL/RCR DST,# Rotate DST through carry # of Bits Vergleichsoperationen TST SRC1,SRC2 Boolean AND Operands, Set Flags CMP SRC1,SRC2 Set Flags based on SRC1-SRC2 17

18 Mikroarchitektur Pentium 4 Umsetzung der IA-32 CISC-Befehle in 1 bis 4 Ops (interne RISC-Befehle) durch Decoder. Ausführung in supersklarer RISC- Architektur Trace Execution Cache (TEC) für Ops mit eigener Sprungvorhersage, 3 Ops pro Takt wie PentiumIII Verbesserte Sprungvorhersage für x86- Befehle mit größerem BTB 20-stufige I-Pipe, Taktraten bis über 3 GHz 13 Funktionseinheiten, davon max. 6 gleichzeitig aktivierbar 8 KB Datencache (klein, aber schnell); Hardware-Prefetching mit Quad Pumped Speicherschnittstelle (3,2 GByte/s) Befehlssätze (MMX, SSE, SSE2) Optional: Hyperthreading (SMT) 18

P4-Pipeline mit SMT Pipeline-Register (Queues) und einige Pipelinestufen verdoppelt, die meisten Stufen werden abwechselnd von beiden Threads

19 Hyperthreading Intels Implementierung von SMT: 2-fach Hyper-Threading für den P4, auch für Atom CPUs, Verhält sich für das Betriebssystem wie zwei logische Prozessoren, d. h. Multiprozessor-Software ist ohne Änderung lauffähig. P4-Pipeline mit SMT Pipeline-Register (Queues) und einige Pipelinestufen verdoppelt, die meisten Stufen werden abwechselnd von beiden Threads genutzt. Verdoppelung der Register durch Register- Renaming implementiert. Nur 5% zusätzliche Chipfläche. Konflikte beim Nutzen der gemeinsamen Caches (Cache Aliase) können Leistung einschränken. 19

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