Itanium 2. Götz Becker Lehrstuhl für Rechnerarchitektur

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Emma Goldschmidt
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1 1 Itanium 2 Götz Becker Lehrstuhl für Rechnerarchitektur

2 2 Übersicht Einführung in die Itanium Architektur Besonderheiten der Architektur Beispiele für deren Anwendung Mikro-Architektur des Itanium 2 Compiler und Benchmarks Ausblick

3 3 Itanium 2 Nachfolger des Itanium, der ersten Implemantion von EPIC/IA-64 Hersteller Intel 1997 Itanium 2002 Itanium 2

4 4 EPIC, IA-64 Explicit parallel instruction computing ISA (instruction set architecture) Gemeinschaftsentwicklung von Intel und Hewlett-Packard, angekünditg Juni 1994 Ziel: Erweiterbare 64-bit ISA mit hoher Ausdruckskraft für Parallelität Für High Performance CPUs

5 EPIC - Ansatz Compiler kennt die Abhängigkeiten im Programmablauf Kann mehr Arbeit in Optimierung stecken Kann Informationen aus Profiling-Tests benutzen Vermeidung von aufwendiger Out-of-Order Logik im Prozessor moderne Risc-CPUs z.b. Power5 von IBM 5

6 6 Wie erreicht man High Perfomance? mit vielen parallelen Rechenwerken Functional Units (FU) mit Pipelining mit einer Speicherhierarchie

7 VLIW VLIW (very long instruction word) feste Anzahl Operationen in einem VLIW Diese werden parallel von mehreren FUs ausgeführt Alle Operationen in einem VLIW müssen unabhängig sein Statische Instruktions Scheduling vom Compiler Problem: Kontrollflußfehler Cache-Misses können nicht versteckt werden 7

8 8 IA-64 Bundle 41bit 41bit 41bit 5bit VLIW mit 5bit Zusatzinfos 128bit Bundle: 3 x 41bit Instruktionen 2 Quellregister, 1 Zielregister, 1 Predikat 1 x 5bit Template Kodiert 6 Instruktionstypen (A, I, M, F, B, LX) Template kodiert Instruktions-Abhängigkeiten

9 9 IA-64 Bundle Instruktions Typen [2] M M F MMF M I B MIB

10 10 IA-64 Register fixed stacked/ rotating [2]

11 ALAT advanced-load address table Kernstück der Data Speculation Tabelle mit 32 Einträge Addressiert durch die physikalische Speicheradresse einem ALAT register tag besteht u.a. aus der Registeradresse Beispiel folgt später 11

12 12 Instruction Level Parallism (ILP) Ausdrucksmöglichkeiten für ILP in IA-64: Predication Control Speculation Data Speculation Loop Pipelining

13 13 Predication: If then else Zerlegung durch Predication compare branch pr1 pr1 cmp pr1,pr2 pr2 pr2 branch Kein Branch mehr vorhanden! Kontrollfluß wird Datenfluß

14 14 Control Speculation... instr i... branch ld r1 = mem use r1? Problem: Compiler legt den load nicht vor den branch Riskiert Exception (Page Fault) use eine Operation z.b. add, sub

15 15 Control Speculation Compiler kann schon vor Branch laden: ld.s ld.c speculative load speculative check checkt das NaT-Bit des Registers und lädt Wert falls noch nicht vorhanden Fehlerbehandlung erst wenn Wert tatsächlich benötigt wird! ld.s r1 = mem instr i... branch ld.c r1 use r1

16 16 Control Speculation ld.s r1 = mem instr 1 use r1 instr 2 branch chk.s use... Für komplexe Korrekturen: chk.s speculative check Branch zu Recovery Funktion Recovery code: ld r1 = mem use r1 branch

17 17 Data Speculation... instr 1 instr 2 store mem?? Problem: Compiler weiß nicht, ob ein Wert, der aus dem Speicher geladen wurde, noch gültig ist. ld r1 = mem! use r1

18 18 Data Speculation Compiler kann mit Hilfe der ALAT spekulieren ld.a advanced load legt einen Eintrag im ALAT an ld.c checked load prüft ob Eintrag in ALAT vorhanden, neuladen wenn nicht!... ld.a r1 = mem instr 1 store mem? ld.c r1 use r1

19 19 Data Speculation ld.a r1 = mem instr 1 use r1 instr 2 store mem? chk.a r1... Für komplexe Korrekturen: chk.a speculative check Branch zu Recovery Funktion Recovery code: ld r1 = mem use r1 branch

20 20 ALAT Semantik Eintrag anlegen Ein ld.a legt einen Eintrag an Eintrag löschen Falls ein store eine überwachte Adresse (auch Registeradressen) anspricht, wird dieser Eintrag gelöscht Alle vorhandenen Einträge verweisen auf noch gültige Speicheroperationen

21 ALAT - Abfrage ld.c checkt ob der Eintrag gültig ist und lädt bei einem Miss den Wert erneut aus dem Speicher chk.a checkt ob der Eintrag gültig ist und springt bei einem Miss zu einer Recovery Funktion Recovery Funktion wird vom Compiler erzeugt Bietet mehr Flexibilität, vergrößert den Code Mögliche Kontrollflußänderung 21

22 Loop Pipelining Bsp: 6 Interationen einer einfachen load > load > op > store > branch Schleife Kann länger sein Durch spezielle Schleifenzähler in Hardware effizient umsetzbar. Spezielle Schleifen- Branch Befehle steuern LC und EC [3] 22

23 23 Cache Hierarchie L1i 16K 1 cycle L1d 16K 1 cycle R 48GB/s R/W 24GB/s L2 256K 5/6 cycle R/W 48GB/s L3 1,5M-9M 12/14 cycle Cacheline Sizes: L1 64B L2/L3 128B R/W 6,4GB/s System Bus

24 24 IA-64 Speicherhiercharchie Explicit data cache line prefetching L1/L2/L3 addressierbar Je 2 Versionen, direct oder delayable Cache Hints (.nt1,.nt2,.nta) welche Hiercharchiestufe eine Speicheroperation ansprechen soll impliziert Nutzungsdauer Hinweis für Ersetzungsstrategie Instruction Prefetching

25 25 Explicit control of Memory Access Order Memory Fence mf Stellt sicher, daß alle früheren Speicheroperationen architektonisch sichtbar waren, bevor weitere zur Ausführung kommen Acquire Load ld.acq Sichtbar vor allen folgenden Speicheroperationen Release store st.rel Alle vorherigen Speicheroperationen sind sichtbar

26 [4] Itanium 2 (Madison 9M L3) 592 Millionen Transistoren 26

27 [1] 27

28 28 Pipeline 8 Stufen Tief 6-wide (6 parallele FUs) 6 Integer ALUs 6 Multimedia ALUs 2 ext. Floating Point Units 2 load-, 2 store-units 3 Branch Units

29 Pipeline [1] 29

30 30 Instruction Issue [1] Pro Takt 2 Bundles = 6 Intructions in 11 FUs dynamische Verteilung auf freie FUs Nicht alle Kombinationen sind möglich

31 31 Register Stack Engine Verwaltet Register File Übernimmt Register Renaming Kontrolliert Register Rotation Bietet programmierbare Stackframes Inkl. Frame Overlaps und kompakten Frames Simuliert ein unbegrenzt viele Register Lagert Register bei Bedarf automatisch aus und auch wieder ein

32 32 Register Stack Engine [2]

33 33 Multi-way Branching Durch 2 abhängige Bundles 6 in-order Instruktionen 3 Tests/Compares (z.b. MII) im Ersten 3 predicated Branches (BBB) im Zweiten Führt ein 3-fach Case in einem Takt aus

34 34 Multi-way Branching [3]

35 35 Compiler Standard (kommerziell): Intel HP Open Source Projekte Open Research Compiler (ORC) Unterstützt von Intel OpenIMPACT Gelato gcc Unterstützt von HP Langsam

36 1-way SPEC results Athlon64 FX 2.6 GHz Pentium GHz Opteron 2.4 GHz int200_base fp2000_base POWER5 1.9 GHz Itanium GHz [5] 36

37 2-way SPEC results POWER GHz Opteron 2.4 GHz PA-RISC GHz int_rate200_base fp_rate2000_base Pentium 4 Xeon 3.2 GHz Itanium GHz [5] 37

38 32-way SPEC results POWER GHz PA-RISC GHz SPARC64 V 1.89 GHz Alpha int_rate200_base fp_rate2000_base Itanium GHz [5] 38

39 39 Ausblick Patterson: Surprising that an approach whose goal is to rely on compiler technology and simpler HW seems to be at least as complex as dynamically scheduled processors! [6] HP hat seine Itanium-Abteilung an Intel verkauft Was macht nun Intel? Inzw. Starke 64bit Konkurrenz im eigenen Haus

40 40 Itanium Montecino ,72 Milliarden Transistoren! [4]

41 Quellen [1] Intel Itanium Archtecture Software Develper Manual Band [2] Vorlesungsfolien Prozessorarchitektur Processor Architecture Joachim Gläß, Universität Mannheim, SS 2004 [3] Inside the Intel Itanium 2 Processor, HP Technical White Paper July [4] Microprocessor Report Best Servers of [5] Ace s Hardware SPEC CPU Dataminer Stand Dezember 2004 [6] Computer Science 252, Prof. Patterson Spring

42 Vielen Dank für Ihre Aufmerksamkeit

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