Vorlesung "Struktur von Mikrorechnern" (SMR)

Transkript

1 Prozessorhistorie: Pentium Der erste Pentium-Prozessor wurde 99 von Intel vorgestellt. Er besitzt: - 64 Bit breites Bus-Interface - zweigeteilter Primär-Cache mit je 8 KB für Code und Daten - Bezeichnung P5 für 5. Generation von Intelprozessoren Vektorisierungsansatz Kap.5 9 / 5 Prozessorhistorie: Pentium Leistungsentwicklung der Intel-CPU s bis zum Pentium I CPU CPU- Geschwindigkeit Takt- Multiplikator Systembus- Takt Datenbreite Speed- Index ,77 MHz 4,77 MHz 6 bit 8086 MHz MHz 6 bit DX 5 MHz 5 MHz bit DX-66 MHz bit 4 5x86- MHz 4 MHz bit 88 Pentium MHz,5 50 MHz 5 Pentium MHz,5 60 MHz 78 Pentium MHz,5 05 Pentium MHz 40 Pentium 66,5 57 Pentium MHz 69 Kap.5 0 / 5 Dr. R. Viga / EBS 008

2 Bezeichnung der internen Mikroarchitektur Prozessorhistorie: Pentium Überblick über die verschiedenen Pentium-Generationen (unvollst( unvollst.) P5 P6 P7 Intel führt inoffiziell Pentium (I), 99 Marktsegmentierung ein Pentium Pro, 995 Pentium II "Klamath", 997 Pentium II "Dechutes", 998 Celeron, 998 Pentium II Xeon, 998 Pentium III "Katmai", 999; "Copper Mine 999" "Tualatin", 00 Pentium III Xeon, 999 Itanium "Merced", 00 Pentium 4 "W illamette", 000; "Foster", 00; "Northwood", 00; "Flagstaff", 00 Pentium 4-M, 00 Itanium, 00 Xeon MP, 00 Pentium 4-E "Prescott", 004 Celeron D, 004 Pentium D "Smithfield", 005 Pentium 4 Extreme Edition "Gallatin", 005 Xeon DP, 006 Marktsegment Consumer Profi Server Mobile Kap.5 / 5 Prozessorhistorie: Mikroarchitekturen (ab Pentium) P5 (Bsp.: Pentium (I), 99) o -bit Prozessoren o Superskalare Architektur o 4GB Adressierbar o MMX-Behfehlssatz P6/Pentium-M (Bsp.: Pentium Pro, 955) o -bit Prozessoren o MMX-Befehlssatz o SSE-Befehlssatz, später SSE und SSE Net Burst/P7 (Bsp.: Pentium 4, 000) o -bit Prozessoren, später 64-bit Prozessoren o Power-Management-Unterstützung o SSE-Befehlssatz, später SSE und SSE4 o "Hyper-Threading"-Technologie (virtuelle CPUs) o Zwei Prozessorkerne (Pentium D / Extreme Edition) o "Speed-Step" Technologie (EIST) Kap.5 / 5 Dr. R. Viga / EBS 008

3 Prozessorhistorie: Mikroarchitekturen (ab Pentium) Core/P8 (Bsp.: Xeon "Woodcrest", 006) o 64-bit-Prozessoren o bis 4 Prozessorkerne o SSSE Befehlssatz o "Speed-Step" Technologie (EIST) Bonell/Atom (Bsp.: Atom "Silverthorne", 008) o "ultra low power" CPU o -bit Prozessor o "simultaneous multithreading"-technologie o SSE-Befehlssatz Nehalem (Bsp.: Core i "Clarkdale", 00) o 64-bit Prozessoren o bis 6 Prozessorkerne o "Hyper Threading"-Technologie Kap.5 / 5 Prozessorhistorie: Pentium In der Folge der Pentium-Entwicklungen wurden neben der steten Verbesserung der Leistungskenndaten (Taktrate, Cache-Größe, Registerzahl etc.) auch einige strukturelle und technologische Neuerungen eingeführt, wie: - z. T. -Typen (z.b. Pentium Pro), mit Möglichkeit zur Dekodierung von x86 CISC-Code - Integration des Second-Level-Cache in die CPU - Herabsetzung der Versorgungsspannung von 5V auf zunächst,v, dann,9v,,8v,,0v,,6v - Dynamic Scheduling: Branch Prediction, Scoreboard, Tomasulo - MMX-Befehle zur Beschleunigung der Graphik-Verarbeitung durch schnelle Blockoperationen (-Verarbeitung) - SSE-Befehle zur Beschleunigung der D-Graphik-Verarbeitung durch schnelle Floating-Point-Operationen (auch SSE, SSE, SSE4, SSSE) - Prozessor ID PSN (Prozessor Serial Number) mit 96 Bit - HT (hyper threading, abgeleitet von multithreading) zur parallelen Ausführung mehrerer Teilprogramme durch Generierung "virtueller CPU's" (Weiterentwicklung der Pipeline-Architektur) - Dual-Core/ Multi-Core Prozessoren mit mehreren Hauptprozessoren je IC - EIST-Technik (Enhanced Intel Speed Step Technology) ermöglicht dynamische Taktanpassung Kap.5 4 / 5 Dr. R. Viga / EBS 008

4 Grundsätzliches Mit normalen Pipelines (Überlappen von Instruktionen) ist nur eine maximale Performance von einem Befehl/Takt technisch und theoretisch möglich. Unterschreiten dieser Grenze ist nur mittels Parallelität auf Befehlsebene ( Level Parallelism) möglich. -Prozessor muss um Eigenschaften erweitert werden: - Prozessor muss mehrere Befehle gleichzeitig pro Takt laden können - Branches dürfen möglichst nicht zur Behinderung des Befehlsflusses führen (deshalb Sprungvorhersage) - häufig auftretende Datenabhängigkeiten müssen behandelbar sein - zur Auflösung echter Datenabhängigkeiten ist Out-Of-Order-Ausführung mit anschließender "Sortierung" notwendig Rechner mit dieser Implementierung werden als Superskalare-Rechner bezeichnet; Instruktionssequentialität (out of order execution) muss nicht eingehalten werden, wohl jedoch Ergebnissequentialität (in order commit). VLIW-Prozessoren (very large instruction word) nutzen Verschlüsselung mehrerer Befehle in einem OpCode. Moderne Prozessoren (ab Pentium IV) nutzen beide Techniken. Kap.5 5 / 5 Unterschied Superskalarität und VLIW-Prinzip a) Fetch Decode Execute Mem. Access Write Back Fetch Decode Execute Mem. Access Write Back -fach superskalare fünfstufige Pipeline b) Voraussetzung für Superskalarität ist Scheduling (Neusortierung der Ausführungsreihenfolge): -"statisch" durch den Compiler oder -"dynamisch" durch spezielle Prozessorhardware (unter Nutzung paralleler Buffer und Execution Units) Fetch Decode Execute Mem. Access Write Back Execute Execute VLIW-Prinzip mit drei Subbefehlen Kap.5 6 / 5 Dr. R. Viga / EBS 008 4

5 Scoreboard-Grundsätzliches IF Fetch IS Issue RO Read Operands EX EX EX EX WB Write Back Ziel des Scoreboards: Funktionseinheiten des Prozessors bestmöglich auslasten erteilen, herausgeben Scoreboard Scoreboard wählt aus einem Pool potentiell ausführbarer Befehle einen Satz von Befehlen aus. Scoreboard Register Register... Register n Funktionseinheit einheit einheit n Funktions-... Funktions- z. B. Branch z. B. - z. B. Processing Unit FP-Unit Unit Steuerlogik Tabelle Tabelle : Status der Funktionseinheiten Tabelle : Registerstatus Scoreboard ist informiert über - den aktuellen Bearbeitungszustand der Befehle (Phase des Befehlszyklus in dem sich die jeweiligen Befehle befinden), - den aktuellen Ausführungszustand aller Funktionseinheiten, - die Register, in welche die Funktionseinheiten ihre Ergebnisse schreiben. Daten werden nach jedem Ausführungsschritt aktualisiert. Kap.5 7 / 5 Scoreboard-Struktur Struktur Das Scoreboard hat drei Teile:. Befehlsstatus - Zeigt an, in welchem der vier Schritte sich der Befehl befindet.. Status der Funktionseinheiten - Zeigt den Zustand der Funktionseinheit (FE) an. Es gibt 9 Felder für jede FE: Busy - Zeigt an, ob die Einheit besetzt ist oder nicht Op - Die in der FE auszuführende Funktion (z.b. Addition oder Subtraktion) Fi Zielregister Fj,Fk - Quellregister-Adressen Qj,Qk - Nummer der FE, die die Register Fj, Fk erzeugt Rj,Rk - Flags zur Anzeige der Bereitschaft von Fj, Fk; die Felder werden zurückgesetzt, wenn neue Werte gelesen werden, so dass das Scoreboard weiß, dass die Quelloperanden gelesen wurden. (Das ist für die Behandlung von WAR-Hazards erforderlich.). Ergebnisregisterstatus - Zeigt an, welche FE ein Register schreiben will, wenn ein aktiver Befehl das Register als Ziel hat. write anterior to read Gefahr Kap.5 8 / 5 Dr. R. Viga / EBS 008 5

6 Scoreboard-Beispiel Befehlsstatus LD-Befehlsausführung beendet und Ergebnis geschrieben begrenzte Anzahl von Einträgen für behandelte Befehle, hier sechs Befehle begrenzte Anzahl von Einträgen für vorhandene Funktionseinheiten; hier fünf Einheiten Zahl der Einträge entspricht Registerzahl Befehl LD F6, 4(R) LD F, 45(R) MULT F0, F, F4 SUB F8, F6, F DIV F0, F0, F6 ADD F6, F8, F Name Mult Mult Add Divide Busy N Op Load Mult Sub Div Übergabe Status der Funktionseinheit Fi F F0 F8 F0 Fj R F F6 F0 F0 F F4 F6 Mult Operanden lesen Fk F4 F F6 F8 Sub Qj Mult Ergebnisregisterstatus Ausführung beendet Qk Ergebnis schreiben Rj N N Rk F0 F... F0 Divide N LD-Befehlsausführung beendet, aber Ergebnis nicht geschrieben MULT, SUB und DIV sind übergeben, aber warten auf Operanden ADD mit "Struktur- Hazard" (keine passende Funktionseinheit frei) bei Befehlsübergabe werden Operanden in Statustabelle eingetragen zeigt Quelleinheit für Ergebnis an Kap.5 9 / 5 Scoreboard-Datenkonflikte Scoreboard kann folgende Datenkonflikte nicht auflösen: - read anterior to write (RAW) Instr liest einen Operanden, den Instr noch nicht geschrieben hat - write anterior to read (WAR) Instr schreibt einen Operanden, bevor diesen die früher gestartete Operation Instr gelesen hat (kann in einfachen Pipelinestrukturen, in denen lesen vor schreiben stattfindet, nicht auftreten) - write anterior to write (WAW) Instr schreibt einen Operanden, der später von der früher gestarteten Operation Instr überschrieben wird Das Auftreten obiger Konflikte führt zu unerwünschten Wartezyklen. Abhilfe schaffen: - Out-of-order execution - Register-Renaming-Techniken (Schattenregister) Abwandlung des Scoreboards mit obigen Eigenschaften heißt Tomasulo- Methode (wird hier nicht behandelt). Kap.5 0 / 5 Dr. R. Viga / EBS 008 6

7 Grundsätzliches Allgemein sind verschiedenen Prozessortypen der jeweiligen Hersteller bestimmten Rechnerkategorien zugeordnet: - Intel, AMD Personal-Computer (viele Hersteller) - Motorola mit Prozessortypen 680XX und PowerPC MacIntosh-Computer (Hersteller Apple), ST-Computer (Atari) - IBM, Hewlett Packard (HP), Digital Equipment (DEC), Sun Microsystems etc. jeweils eigene Rechnertypen (die Rechnerklasse der Workstations); meist genutzt für rechenintensive Anwendungen im High-End-Bereich (z. B. D-CAD-Systeme) In den Prozessoren der diversen Hersteller werden die bereits von Intel- Prozessoren bekannten Techniken in unterschiedlicher Ausprägung eingesetzt. 5. Vergleich von Prozessorarchitekturen Kap.5 / 5 Blockstruktur des Alpha 064 Prozessors (DEC) Cache (8kB) Branch History Table Tag Floating-Point Pipeline (F Box) Control Unit (I Box) Pipeline (I Box) Multiplier/ Adder Divider Floating- Point Registers Prefetcher Resource Conflict Resolution Programm Counter Calculation/ Translation Buffer Pipeline Control Multiplier Adder Shifter Logic Box Registers Bus Interface Unit Cache Control (64/8) Adress translation and load/store (A box) Translation Adress Load Silo Buffer Generator Write Buffer () Cache (8kB) Tag 5. Vergleich von Prozessorarchitekturen Kap.5 / 5 Dr. R. Viga / EBS 008 7

8 Blockstruktur des PowerPC 60 (Motorola) Real-Time Clock Unit Queue + Issue Logic Unit + * / General Purpose Register File Branch Processing Unit Floating Point Unit + * / Floating Point Register File Memory Management Unit Physical -kb Unified Cache Memory Unit Snoop System Interface -bit Bus 64-bit Bus 5. Vergleich von Prozessorarchitekturen Kap.5 / 5 Leistungskenndaten unterschiedlicher Prozessoren im Überblick Microprocessor Company Alpha 064 Digital Equipment Corp. Introduction Date /9 Architecture and organization Type Width, bits (a) 64 On-chip cache kb 8/8 (instruction/data) Off-chip cache MB 6 (instruction/data) No. of registers / (general purpose/fp) issuse rate per cycle No. of independent units 4 No. of pipeline stages 7/0 (integer/fp) Endian (b) Little Typical latency /6 (integer/fp) Multiprocessing support? es MIPS R4400SC MIPS Technologies Inc. /9 64 6/6 4 / N.A. 7/0 Big/Little /4 es PA700 Hewlett Packard Co. /9 none / / 5/6 Big / es Pentium Intel Corp. /9 CISC 8/8 8/8 5/8 Little / es PowerPC 60 IBM Corp. and Motorola Inc. 4/9 unified / 4/6 Big/Little / es Super Sparc Sun Microsystems Corp. and Texas Instruments Inc. 5/9 0/6 6/ 5 4/5 Big / es Motorola Inc. 989 CISC 4/4 6/8 N.A. /6 Big / No Intel Corp. 6/9 CISC 8 unified 8/8 N.A. 5/N.S. Little N.S. No 5. Vergleich von Prozessorarchitekturen Kap.5 4 / 5 Dr. R. Viga / EBS 008 8

9 Klassifizierung der Queuetypen nach Verwendung Queues In-Line Branch Target Prefetch Load Store (Buffer) Decoded IBM 60/9 Intel 8086/86/486 Nondecoded IBM 700 Intel 8086 VAX-/780 PowerPC 60 Pentium Floating-Point Floating-Point IBM 60/9 PowerPC 60 IBM 60/9 PowerPC 60 Pentium Intel i Vergleich von Prozessorarchitekturen Kap.5 5 / 5 Dr. R. Viga / EBS 008 9