Rechnerorganisation. 1. Juni 201 KC Posch
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- Eugen Hummel
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1 .6.2 Rechnerorganisation. Juni 2 KC Posch
2 .6.2 2
3 .6.2 Front Side Bus Accelerated Graphics Port 28 MHz Front Side Bus North Bridge RAM idge South Bri IDE USB PCI Bus 3
4 .6.2 Front Side Bus Front Side Bus AGP (Accelerated Graphics Port) North Bridge RAM South Bridge PCI USB IDE. TOY mit IO TOY Fetch/ Execute 6 Wörter MEM: 256 Wörter I/O 4
5 .6.2 Ein typisches System Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller Hard Disk: 2 Gigabyte Ein typisches System: Wieviele Kerne? MEM: 4 Gigabyte IDE ATA/ATAPI Controller Hard Disk: 2 Gigabyte 5
6 .6.2 Wir bleiben vorerst bei einem Kern Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller Hard Disk: 2 Gigabyte CD ROMs, DDs, eh klar Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O Hard Disk: 2 Gigabyte CR ROM/ DD Drive 6
7 .6.2 Flash Speicher Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O USB Controller Hard Disk: 2 Gigabyte CR ROM/ DD Drive Flash Memory Für Musik und Bilder brauchen wir noch Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O USB Controller Hard Disk: 2 Gigabyte CR ROM/ DD Drive Flash Memory Hard Disk: 2 Terabyte 7
8 .6.2 Noch mehr Speicher im Netz Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O Hard Disk: 2 Gigabyte CR ROM/ DD Drive USB Controller Flash Memory Hard Disk: 2 Terabyte Netzwerkadapter Netzwerklaufwerke Und dann natürlich noch Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O Hard Disk: 2 Gigabyte CR ROM/ DD Drive und das gesamte Internet USB Controller Flash Memory Hard Disk: 2 Terabyte Netzwerkadapter Netzwerklaufwerke 8
9 .6.2 Und dann natürlich noch Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O Hard Disk: 2 Gigabyte CR ROM/ DD Drive und das gesamte Internet mehrere Busse USB Controller Flash Memory Hard Disk: 2 Terabyte Netzwerkadapter Netzwerklaufwerke Flüchtig (volatile) und nicht flüchtig (non volatile) Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O Hard Disk: 2 Gigabyte CR ROM/ DD Drive und das gesamte Internet mehrere Busse USB Controller Flash Memory Hard Disk: 2 Terabyte Netzwerkadapter Netzwerklaufwerke 9
10 .6.2 Statisches RAM (SRAM) Statisches RAM (SRAM),,
11 .6.2 Statisches RAM (SRAM) Wo ist der Eingang und wo ist der Ausgang?,, Statisches RAM (SRAM) SRAM Zelle speichert Bit ähnlich wie Latch. d q en
12 .6.2 Statisches RAM (SRAM) SRAM Zelle speichert Bit ähnlich wie Latch. d q en Statisches RAM (SRAM) SRAM Zelle speichert Bit ähnlich wie Latch. d = q = en= 2
13 .6.2 Statisches RAM (SRAM) SRAM Zelle speichert Bit ähnlich wie Latch. d q = en= Statisches RAM (SRAM) SRAM Zelle speichert Bit ähnlich wie Latch. d q 3
14 .6.2 Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Word Line BL BL Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Word Line BL BL Pass Transistor als Schalter: 4
15 .6.2 Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Word Line = BL BL Pass Transistor als Schalter Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Word Line = BL BL Pass Transistor als Schalter 5
16 .6.2 Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle WL Bit Line: BL und invertiertes BL BL BL Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Bit Line: Zum Beschreiben einer Zelle durch ein starkes Signal von außen, WL= BL = BL = 6
17 .6.2 Statisches RAM (SRAM) Word Line zum Aktivieren einer Zelle Bit Line: Zum Beschreiben einer Zelle durch ein starkes Signal von außen, zum Lesen einer Zelle, indem man außen horcht. h WL= BL = BL = SRAM Feld mit 4 mal 4 Bits WL[] WL[] WL[2] WL[3] BL[3] BL[3] BL[2] BL[2] BL[] BL[] BL[] BL[] 7
18 .6.2 SRAM Zelle hält Speicher über Rückkopplung und Energieversorgung WL + BL BL Dynamische RAM Zelle vs. statische RAM Zelle + Alternative für die zwei Rückgekoppelten Inverter: WL Kapazität C als Energiespeicher C BL BL 8
19 .6.2 Dynamische RAM Zelle vs. statische RAM Zelle + Alternative für die zwei Rückgekoppelten Inverter: WL Kapazität C als Energiespeicher, Ankopplungstransistor C BL BL Dynamische RAM Zelle vs. statische RAM Zelle + Alternative für die zwei Rückgekoppelten Inverter: WL Kapazität C als Energiespeicher, Ankopplungstransistor WL C BL BL 9
20 .6.2 Dynamische RAM Zelle vs. statische RAM Zelle + Alternative für die zwei Rückgekoppelten Inverter: WL Kapazität C als Energiespeicher, Ankopplungstransistor WL C BL BL BL Dynamische RAM Zelle: billiger, alber langsamer orteil: viel kleiner, Transistor statt 6 Transistoren, also auchbilliger Nachteil: Ladung muss regelmäßig aufgefrischt werden, benötigt also Refresh Zyklen WL langsamer als statische RAM Zelle C BL 2
21 .6.2 DRAM Feld: 2 mal 4 Bits WL[] WL[] BL[3] BL[2] BL[] BL[] Große RAMs 8 Giga 2
22 .6.2 Große RAMs: Aspect Ratio soll ca. sein 8 x Giga y Adresse: Row Address und Column Address x RA y CA 22
23 .6.2 Adresse: RowAddress und ColumnAddress RA y RA und CA werden immer gemultiplext : Man braucht nur halb so viele Adress Pins. CA Auswahlleitung: Row Address Strobe (RAS) Column Address Strobe Synchronous Dynamic RAM (SDRAM) Typischerweise mehrere Speicher Chips samt Interface Registern t auf DIMM Leiterplatte Lit ltt (Dual Inline Memory Module: Kontakte auf beiden Seiten der Leiterplatte) Getaktet: Änderungen nur mit Taktflanken 23
24 .6.2 SDR RAM data control clk clk data SDR RAM versus DDR RAM data data control clk control clk double pumping clk data clk dout 24
25 .6.2 Wozu so viele Speicher bzw. Speichertechnologien? Preis/Bit Fetch/ Execute ein paar Wörter MEM: 4 Gigabyte IDE ATA/ATAPI Controller I/O USB Controller Hard Disk: 2 Gigabyte CR ROM/ DD Drive Flash memory Hard Disk: 2 Terabyte Zugriffsgeschwindigkeit Durchsatz Flüchtig/nicht flüchtig physikalische und Größe das gesamte Internet Netzwerkadapter Wie Netzwerklaufwerke alt ist der Computer? Ökonomie: Man braucht nicht alle Daten jederzeit. 25
26 Cache Levels MEM: 4 Gigabyte Kleine Zellen: DRAM, sehr schnell (Takt 2,6 GHz), teuer, wenige Schneller 32 kbyte schnell (SRAM) nicht so teuer, größer: 6 MByte langsam (266 MHz) billig, sehr groß: 4 GByte 2 Cores Fetch/ Execute ein paar Wörter Byte? Fetch/ Execute ein paar Wörter Byte? 32 KByte 6 MByte L Cache Instruktionen 32 KByte L Cache Daten 32 KByte L Cache Instruktionen 32 KByte L Cache Daten L Cache Fetch/ Instruktionen Execute L2 ein L Cache Cache paar Daten Wörter L2 Cache MEM: 4 Gigabyte 4 GByte 26
27 .6.2 TOY Fetch/ Execute? ein paar Wörter 32 Byte? Cache MEM 52 Byte? Eine schnelle und ein langsamer Speicher request nowledge MEM 27
28 .6.2 Ein schneller Cache Speicher dazwischen request nowledge CACHE MEM Cache Speicher mit Direct Mapping : Beispiel mit Größe 4 request
29 .6.2 din dout : : : : MEM == hit ld din_from_cpu directly mapped cache memory : : : : mem_din din_from_mem dout_to_cpu == hit ld 29
30 din_from_mem mem_din din_from_cpu directly == size of cache: 4 words : : : : directly mapped cache memory 4 dout_to_cpu hit ld mem_din din_from_mem din_from_cpu directly == size of cache: 4 words : : : : directly mapped cache memory 4 content memory: 4 words dout_to_cpu hit ld
31 .6.2 din_from_cpu mem_din din_from_mem directly mapped cache memory tag memory: 4 esses dout_to_cpu 4 : : : : == hit ld size of cache: 4 words content memory: 4 words din_from_cpu mem_din din_from_mem directly mapped cache memory tag memory: 4 esses dout_to_cpu 4 : : : : == hit ld size of cache: 4 words 4 valid bits content memory: 4 words 3
32 .6.2 din dout : : : : MEM == hit ld 3 Beispiele Beispiel für Cache Hit Beispiel für Cache Miss Beispiel für Write Through 32
33 Beispiele Beispiel für Cache Hit Lese Datum von Adresse x2 Beispiel für Cache Miss Beispiel für Write Through 2 3 : : : : 4 C C5 3 C5 4 C2 5 33
34 .6.2 = : : : : 4 C C5 3 C5 4 C2 5 x2 = _ = : : : : 4 C C5 3 C5 4 C2 5 34
35 .6.2 x2 = _ = [:] = : : 2: : : 4 C C5 3 C5 4 C2 5 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2 == 2 hit 35
36 .6.2 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2 == 2 hit = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2 == 2 hit 36
37 Beispiele Beispiel für Cache Hit Lese Datum von Adresse x2 Beispiel für Cache Miss Lese Datum von Adresse x2, aber eine Kopie des Datums von dieser Adresse befindet sich nicht im Cache Beispiel für Write Through 2 3 : : : : 4 C C5 3 C5 4 C
38 .6.2 = : : : : 4 C C5 3 C5 4 C x2 = _ = 2 2 [:] = 3 : : : : 4 C C5 3 C5 4 C
39 .6.2 x2 = _ = [:] = : : 2: : : 4 C C5 3 C5 4 C x2 = _ = 2 [:] = 2 3 : 4 C2 7 : 9 9 : : 3 C5 3 C5 4 C2 5 2!= hit
40 .6.2 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : : 3 C5 3 C5 4 C2 5 2!= hit 234 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 : 3 C5 3 C5 4 C2 5 2!= hit ld 234 4
41 .6.2 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2!= hit ld 234 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2 == 2 hit ld 234 4
42 .6.2 = 2 [:] = 2 3 : 4 C2 7 : 9 9 : 2 2 : 3 C5 3 C5 4 C2 5 2 == 2 hit ld Beispiele Beispiel für Cache Hit Lese Dt Datum von Adresse 2 x2 Beispiel für Cache Miss Lese Datum von Adresse x2, aber eine Kopie des Datums von dieser Adresse befindet sich nicht im Cache Beispiel für Write Through Schreibe Datum x4 auf Adresse x 42
43 x4 x C2 C5 4 7 C C : : : : 234 hit 2 3 x4 x C2 C5 4 7 C C : : : : 3 ld 234 hit
44 .6.2 x = _ x x4 x mod 4 = : : : : 3 4 C C5 3 C5 4 C2 5 hit ld 234 x x4 2 3 : : : : 4 C C5 3 C5 4 C2 5!= 3 hit ld
45 x4 x x C2 C5 4 7 C C : : : :!= 3 : ld hit 2 3 x4 x 4 x x C2 4 7 C C : : : : C5 3!= 3 : ld hit
46 x4 4 x x 4 C C C : : : : :!= 3 ld hit 2 3 x4 x x C C C : : : : == : ld hit
47 x4 x x C C C : : : : == : ld hit 2 3 x4 x x C C C : : : : == : ld hit
48 .6.2 Simulation L TOY 2. ro_kap2_ltoy_.v Simulation L TOY 2. ro_kap2_ltoy_.v 48
49 .6.2 Simulation L TOY 2. ro_kap2_ltoy_.v Simulation L TOY 2. ro_kap2_ltoy_.v 49
50 .6.2 Simulation L TOY 2. ro_kap2_ltoy_.v Simulation L TOY 2. ro_kap2_ltoy_.v 5
51 .6.2 Simulation L TOY 2. Hit ratio= i HITs = 44 = 86% HITs + MISSes ro_kap2_ltoy_.v Simulation L TOY 2. ro_kap2_ltoy_.v 5
52 .6.2 Simulation L TOY 2. Average read access cycles = HITs * + MISS * 7 HITs + MISSes ro_kap2_ltoy_.v L TOY ersion 2.2 ro_kap2_ltoy_2.v Hardware bleibt wie in ersion 2. Software: Hole Daten vom Standard Eingang Bubblesort Ausgabe der sortierten Daten Interrupt Service Programm Interrupts permanent disabled 6 Daten zu sortieren 52
53 .6.2 Cache Größe 4 Cache Größe 28 53
54 .6.2 ro_kap2_ltoy_2.v Taktzyklen und Cache Größe 3 Taktzyklen Cache Größe Hit Ratio und Cache Größe 8% Hit Ratio 7% 6% 5% 4% 3% 2% % % ro_kap2_ltoy_2.v Cache Größe 54
55 .6.2 ro_kap2_ltoy_2.v Durchschnittliche Zugriffszeit 8 Taktzyklen Cache Größe 55
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