Technische Informatik 2 Speichersysteme, Teil 3

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1 Technische Informatik 2 Speichersysteme, Teil 3 Prof. Dr. Miroslaw Malek Sommersemester

2 Thema heute Virtueller Speicher (Fortsetzung) Translation Lookaside Buffer (TLB) Weitere Optimierung Virtueller Speicher - ein Beispiel Seitenregister Schutzschemata Zusammenfassung TI2 Speicher 3-2

3 Adressumsetzung mittels TLB TLB ist ein Cache, das sich üblicherweise in dem assoziativen Speicher befindet. Es sorgt für weitere Beschleunigung des Datenzugangs Bei einem TLB-Hit erhalten wir die Nummer der physischen Seite in einem Takt Bemerkung: Tag (Kennung) kann um eine Prozeßidentifikation erweitert werden (so daß der TLB nicht bei jedem Kontextwechsel erneuert werden muß) Bei einem Miss wird der reguläre Mechanismus benutzt (viele Zyklen), und der TLB wird um das neue Paar Seitennummer/Page-table-Eintrag aktualisiert TI2 Speicher 3-3

4 TLB VPN BLOCK OFFSET TLB CACHE Block # TAG Block # COMPARATOR TI2 Speicher 3-4

5 TLB (2) virt uelle Seitennummer TLB Valid Tag Adresse der physischen Seite Physischer Speicher Valid Page table physische Seite oder Plat tenadresse Plat tenspeicher TI2 Speicher 3-5

6 DAT Dynamic Address Translator CD - Cache Directory TLB Translational Lookaside Buffer Durchsuche zu ersetzende TLB-Eintr. TI2 Speicher 3-6 Flußdiagramm einer vollständigen Adressumsetzung Durchsuche TLB Sende virtuelle Adresse zum DAT Erzeuge die reale Adresse aus der virtuellen Platziere das Adresspaar (virtuel/real) in der TLB Seitennummer TLB hit? nein Aktualisiere Ersetzungsstatus der TLB Byte in der Seite Ja (Seitenadresse geliefert) Speichere Block im Cache Block adresse Durchs.CD Cache hit? nein Benutze reale Adresse, um Block vom Speicher zu holen;wähle zuersetzenden CD-Eintrag virtuelle Adresse Bytes im Block Aktualis. Ersetz.-status des TLB Ja Hole Block vom Cache Selektiere gewünschte Bytes d. Bl. Sende byte/ Wort zum Prozessor

7 Weitere Optimierungen Können wir auch ohne den TLB auf den Cache zugreifen? 1. Benutze virtuell adressierten Cache 2. Simultaner Zugriff ist möglich, wenn der direct mapped cache nicht größer als eine Seite ist TI2 Speicher 3-7

8 Weitere Optimierungen (2) CPU A virtuelle Adresse Übersetzter Übersetzer Frame Seitennumme r numme r Byte - numme r E Cache line Adressinformatio n Frames Translation look-aside buffer B F C a c h e TI2 Speicher 3-8 C Adresse D Vergleich h Reale Adresse K Hauptspeicher I G Menge vonadressen und Informationen Vergleic h H Informationen n Shift register J Informatione n zur

9 Virtueller Speicher: ein Beispiel VAX Seitensegmentierte virtueller Speicher Drei Segmente pro Prozess: p0 Segment: Code und Daten p1 Segment: Stack Systemsegment: reserviert für das OS, aufgeteilt unter allen Prozessen Die virtuelle Adresse ist 32 Bit breit Die Segmentgröße ist bis zu 230 Byte begrenzt durch das Betriebssystem begrenzt durch den verfügbaren Swap Space Seitengröße: 512 Byte Maximale Größe des virtuellen Speichers: 128 Gbyte (angenommen, dass das gesamte Systemsegment für Seitentabelle benutzt wird). TI2 Speicher 3-9

10 VAX11-780: Adressen Umsetzung Wenn das höchstwertige Bit einer Adresse 1 ist, handelt es sich um eine Adresse im Systemsegment (alle Prozesse teilen sich das gleiche Systemsegment) Wenn das höchstwertige Bit einer Adresse 0 ist, handelt es sich um eine Adresse im Prozess (User) Raum wenn das darauffolgende Bit (Bit 1) der Adresse 0 ist: p0 Segment wenn das darauffolgende Bit (Bit 1) der Adresse 1 ist: p1 Segment p0 und p1 haben unterschiedliche page tables eine Adresse wird mit der entsprechenden page table interpretiert alle Seitentabellen werden im Systemspeicher gehalten und vom BS verwaltet TI2 Speicher 3-10

11 virtuelle Adresse 0 21 Bit Seitennummer VAX11-780: Adressen Umsetzung(2) 9 Bit Offset Segment Systemsegment p0 Seitentabellen-Basis p0 Seitentabelle von P r o z e s s 0 p1 Seitentabelle von Prozess 1 STE Basis + p1 Seitentabellen-Basis p0 Seitentabellen-Grenze p1 Seitentabellen-Grenze STE Adresse p0seitentabgelle von Prozess n p1 Seitentabelle von Prozess n TI2 Speicher 3-11 STE Grenze Adresse außerhalb des Bereichs STE Framenummer Offset physische Adresse

12 VAX11-780: Adressen Umsetzung(3) Da jeder Prozeß bis zu 2 Giga-Bytes virtuellen Speicher haben kann, könnte jeder Prozeß bis zu 4 Millionen Page table Einträge verbrauchen Damit das Systemsegment nicht den ganzen primären Speicher verbraucht, ist das Systemsegment der VAX- Architektur "pageable" das Systemsegment beinhaltet das Betriebssystem einschl. der Seitentabellen aller Prozesse das Systemsegment liegt im virtuellen Adreßraum, seine Adressen werden übersetzt die Seitentabelle des Systemsegments liegt im primären Speicher an einer festen Position (beim Booten festgelegt) TI2 Speicher 3-12

13 Das Beste wäre: Übersetzung erfolgt durch den TLB VAX11-780: Adressen Umsetzung(4) Am schlechtesten wäre: TLB miss Der Nutzerseitentabelleneintrag muß vom Systemsegment geholt werden Adresse des Nutzers STE ist nicht im TLB und muß übersetzt werden System-Adresse wird mit der Systemseitentabelle übersetzt Page fault: Systemseite muß vom Sekundärspeicher geholt werden Nutzer STE wird aus dem System-Adressraum Nutzer STE zeigt an, daß die User Page fehlt Seitenfehler: Nutzer Seite wird vom Sekundärspeicher geholt TI2 Speicher 3-13

14 Seitenregister: invertierte Seitentabelle Frame hat ein zugeordnetes Register, das ein residence Bit enthält: ob der Frame besetzt ist oder nicht den Besitzer: die Seitennummer der Seite, die der Frame enthält und Schutzbit enthält TI2 Speicher 3-14

15 Seitenregister - Beispiel: Hauptspeichergröße: 16 Mbytes Seitengröße: 4096 Bytes Anzahl der Frames: 4096 Seitenregister: invertierte Seitentabelle (2) Benötigter Speicher für Seitenregister (8 bytes/register angenommen): 32 Kbyte Prozentsatz des für die Seitenregister benutzten Hauptspeichers: 0.2 % Größe des virtuellen Speichers: irrelevant TI2 Speicher 3-15

16 Seitenregister: invertierte Seitentabelle (3) Vorteile: Größe der Übersetzungstabelle ist nur ein sehr kleiner Teil des primären Speichers (weniger als 1%) Größe der Übersetzungstabelle ist von der Größe des virtuellen Speichers unabhängig Nachteil: Wir haben das Inverse der Information, die wir benötigen Wie setzen wir sie um? Durchsuche die Übersetzungstabelle (die Seitenregister) nach der gesuchten Seitennummer TI2 Speicher 3-16

17 Durchsuchen der invertierten Seitentabelle Wenn die Anzahl der Frames klein ist, können die Seitenregister in assoziativen Speicher platziert werden Nach der Seitennummer wird im assoziativen Speicher gesucht: Hit: Framenummer wird geliefert Miss: Seitenfehler Beschränkung: Großer assoziativer Speicher ist teuer Speichererweiterung ist nicht trivial! TI2 Speicher 3-17

18 TI2 Speicher 3-18 Durchsuchen der invertierten Seitentabelle (2) Benutze eine bekanntermaßen schnelle Suchtechnik: Hash- Tabellen Seitenregister werden in ein Feld platziert (an einer reservierten Stelle im primären Speicher) Seite i wird in den Frame Nummer f(i) platziert, wobei f die "hashing function" ist Um Seite i zu suchen, tun wir folgendes: berechne f(i) und benutze es als Index in der Tabelle der Seitenregister hole das entsprechende Page Register prüfe, ob das Register momentan i beinhaltet, wenn ja haben wir einen Hit sonst haben wir einen Miss Frame # Seite # f (i) i

19 TI2 Speicher 3-19 Durchsuchen der invertierten Seitentabelle (3) Kleinere Probleme: Da die Anzahl der Einträge (Seitennummern) normalerweise viel größer als die Anzahl der Slots in der Hash-Tabelle ist, werden zwei oder mehr Einträge zum gleichen Tabelleneintrag "hashen" Mit anderen Worten, es ist möglich, daß gilt: i j and f (i) = f (j), aber wenn die Seiten i und j zur gleichen Zeit vorhanden sind und f(i)=f(j), haben wir ein Problem Wenn zwei verschiedene Schlüssel auf den gleichen Hash- Tabellen-Eintrag zeigen, sagt man, sie kollidieren Es gibt viele Standardtechniken, um mit Kollisionen umzugehen benutze eine verkettete Liste von Einträgen, die auf den Tabelleneintrag hashen "rehash" den Index bis der Schlüssel oder ein leerer Tabelleneintrag gefunden wurde

20 Beispiel: RISC 6000 Virtueller Speicher Physische (reale) Speichergröße: bis zu 4 Gbyte Virtuelle Speichergröße: bis zu 4 Pbyte (252) Seitengröße = 4 Kbyte Virtuelle Speicherorganisation: Zu einer beliebigen Zeit (Befehl) kann ein Prozeß eines von 16 Segmenten, von jeweils 256 Mbyte (insgesamt 4 Gbyte) adressieren) Addressübersetzung durch Seitenregister (IPT) Es wird ein Translation-Lookaside-Buffer benutzt, um weitere Interpretierungen zu verhindern 2 way set associative 64 Einträge pro Set Enthält die Übersetzungen der letzten 128 benutzten Seiten TI2 Speicher 3-20

21 Beispiel: RISC 6000 Virtueller Speicher (2) virtuelle Adresse (von der CPU) 4 Bits 16 Bits 12 Bits 4 Segment- Selektierer 16 Segment- Register Seitennummer im Segment 12 Byte Offset Segment Anfangsadresse virtuelle Seitennummer 40 Translation lookaside buffer Page frame table Schutz Framenummer 20 TI2 Speicher Reale Adresse (zum Speicher)

22 Beispiel: RISC 6000 Virtueller Speicher (3) Gesamtspeicher 4 Pb = 2 52 Physischer Speicher 4 Gb = 2 32 # Segments 16 = 2 4 Seitenreservierung 4 Kb = 2 12 # Frames (physisch) 1Mb = 2 20 Segmentgröße 256 Mb = 2 28 # Seiten (virtuell) 1Gb = 2 30 # Seiten (in Segmenten) 64Kb = 2 16 # Bit für ein Segment 2 52 / 2 16 / 2 12 = 2 24 Startadresse 4Gbyte 4Pbyte TI2 Speicher 3-22

23 Speicherschutz Jeder Prozeß hat einen eigenen virtuellen Adressraum, der physische Speicher wird jedoch gemeinsam genutzt Ein Multiprogrammrechner muß Sicherheitsmechanismen für den Benutzer zur Verfügung stellen Lösung: BS verwaltet Seitentabellen, um sicher zu stellen, daß sich der physische Speicher nicht überschneidet, wenn es nicht gewünscht wird Verlangt mindestens zwei Ausführungsmodi: BS im executive/kernel/supervisor mode, sonst im user mode Supervisor mode kann "privilegierte" Befehle ausführen, mit denen ein Sicherheitsmechanismus implementiert werden kann Es werden Befehle benötigt, um zwischen den Modi zu wechseln (z.b. system call exception) TI2 Speicher 3-23

24 Speicherschutz (2) Der Prozessor enthält zwei Register, die die Adressen begrenzen (address bounding registers) das Base-Register das Bound-Register Wenn eine von der CPU erzeugte Adresse außerhalb der Grenzen liegt (Hardwarevergleich), wird ein Speicherschutzinterrupt erzeugt Die begrenzenden Register können nur im Systemmodus verändert werden: wenn das Betriebssystem einen Prozeß startet, werden die begrenzenden Register gesetzt das Betriebssystem speichert/lädt diese Register bei einem Kontextwechsel im Systemmodus erfolgt kein Testen auf die Grenzen Kurz gesagt: virtueller Speicher eines Prozesses muß zusammenhängend sein TI2 Speicher 3-24

25 Flexible Page Level Protection Bei paged virtual memories wird der Speicherschutz normalerweise durch die Adressumsetzung unter BS- Kontrolle erreicht Jeder Prozeß erhält den vollen Adressraum (zwei Prozesse können die gleiche virtuelle Adresse benutzen) Übersetzungsschema garantiert, daß die physischen Adressen prozess-spezifisch sind Jeder Seitentabelleneintrag enthält auch Schutzbits (read; write; execute) Jeder Speicherzugriff wird auf die Schutzbits getestet Es wird ein Access (Protection) Violation Interrupt erzeugt, wenn der Zugriff nicht mit den Schutzbedingungen übereinstimmt Die gleiche Technik wird für die paged registers verwendet VALID VPN DIRTY FRAME # Protection (RWX) TI2 Speicher 3-25

26 Weitere Optimierungen Schnellere Write Hits VAX 8800 (WT) pipelining beim Schreiben in den Cache Schnellere Write Misses WT: Schreibpuffer bei Lese-Misses muß der Puffer überprüft werden, bevor auf den Hauptspeicher zugegriffen wird WB: 1 extra Puffer, um den dirty block zu speichern Schnellere Hits: Virtuell Adressierte Caches Erneuerung bei Kontextwechsel nötig Aliasing (Synonym) Probleme o verschiedene virtuelle Adressen o entsprechen der gleichen realen Adresse Benutze Software + anti-aliasing Hardware I/O Cache erneuern?? TI2 Speicher 3-26

27 Zwei- und Drei-Level Cache Ziel: Verringern des miss penalty L1 und eventuell L2: klein, angepaßt an Geschwindigkeit der CPU (typischerweise auf dem Chip) L2 bzw. L3: größer, verringert die Speicherzugriffe (z. B. Silicon Graphics Workstation hat 1MB L2) Sollte multi-level inclusion erlaubt sein? TI2 Speicher 3-27

28 Zwei- und Drei-Level Cache (2) Herkömmliche Architektur AMD-K6-III Architektur Prozessor 32 KB First Level Cache Prozessor 64 KB First Level Cache Zusätzlich 256 KB Second Level Cache 512 KB Second Level Cache 512 KB Third Level Cache TI2 Speicher 3-28

29 Übersicht TI2 Speicher 3-29 First-level cache Second-level cache Virtueller Speicher bytes bytes bytes Hit time 1 Taktzyklus 1 Taktzyklus 1 Taktzyklus 1-4 Taktzyklen 4-10 Taktzyklen 1-10 Taktzyklen Miss penalty clock cycles 2-6 clock cycles clock cycles 8-32 clock cycles clock cycles Instructionprefetch TLB Registerfenster buffer Blockgröße 64 bytes 1byte 4-8 bytes (1 PTE) clock cycles Miss rate (local) 1%-3% 10-25% 0.1%-2% 1%-20% 15%-30% % Größe 512 Byte 6-12 Byte Byte ( KB- 256 KB 256 KB- 4MB 4MB- 128 GB PTEs) Backing First-level First-level First-level Second-level Staticcolumn Disks store cache cache cache cache DRAM Q1: Block N.A. Set associative mapped ciative associative Direct Set asso- Fully Ring Puffer Plazierung (Warteschlange) Q2: Block 2 Register: Gültige Bits+ Tag/ Tag/ Tag/ Tabelle identifikation high and low 1 Register block block block Q3: Block Ersetzung First infirst out N.A. (Warteschlange) Random N.A. (Direct mapped) Random LRU Q4: Schreib- Strategie write back Erneuern beim ersten Schreiben in den Befehlspuffer (wenn möglich) Erneuern beim Schreiben in die Seitentabelle Write through oder write back Write through or write back Write back

30 Zusammenfassung Speicherhierarchie bringt Großen Speicher Schnellen Speicher Bei Vernünftigen Kosten Schlüsselprinzip: Lokalität TI2 Speicher 3-30

31 Fallen, auf die man achten muß Wähle einen set-associative Cache statt eines direct-mapped Caches nur, wenn der erste eine bessere hit rate hat Die Größe des Schreibe-Puffers sollte entsprechend der Geschwindigkeit des Speichers und der durchschnittlichen Anzahl von Schreibzugriffen gewählt werden Erweitere den Adressraum durch Hinzufügen von Segmenten an der Spitze eines flachen Adressraumes TI2 Speicher 3-31

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