Digital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1

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1 Entwicklung der DRAMs Richard Roth / FB Informatik und Mathematik Speicher 1

2 Entwicklung der DRAMs in Zukunft Richard Roth / FB Informatik und Mathematik Speicher 2

3 DRAM Speicherzelle (Trench Technology) Richard Roth / FB Informatik und Mathematik Speicher 3

4 DRAM Zelle in "STACK TECHNOLOGY" Richard Roth / FB Informatik und Mathematik Speicher 4

5 Richard Roth / FB Informatik und Mathematik Speicher 5

6 DRAM Richard Roth / FB Informatik und Mathematik Speicher 6

7 Richard Roth / FB Informatik und Mathematik Speicher 7

8 Ein Auslesevorgang: t 0 : Anlegen der Zeilenadresse t 1 : Durchschalten des Transistors zur Bitleitung t 2 : Leseverstärker wird aktiv t 3 : Potentialdifferenz wird verstärkt t 4 : Daten sind gültig; Start Erholzeit t 5 : DRAM ist wieder betriebsbereit Zugriffszeit: t 4 t 0 Zykluszeit: t 5 t 0 oder t 4 t 1 (Fast Page) Richard Roth / FB Informatik und Mathematik Speicher 8

9 Möglichkeiten den Zugriff zu Beschleunigen: Richard Roth / FB Informatik und Mathematik Speicher 9

10 Speichermodule (mehrere Speicherbauelemente auf einer Leiterplatte parallele Datenübertragung) Mit einem Bustakt von 100 MHz bzw. 133 MHz und einer parallelen Übertragung von 64 Bit erhält man theoretische Speicherbandbreiten von 800 MByte/s bzw. 1 GByte/s bei RAMBUS-Bauelementen mit Übertragungsrate von 800 MHz für 2 Bytes: 1,6 GByte/s Beispiel: 64 MByte SDRAM-DIMM (SDRAM-Dual Inline Memory Module) bestückt mit 8 SDRAM- Speicherbausteinen von Infineon: HYB39S64800BT (64 MBit) Interner Aufbau des HYB39S64800BT: 4 Bänke mit je 8 Speicherfeldern mit 2 MBit (4096 Zeilen und 512 Spalten und damit 4096 "Seiten" à 512 Bits Mapping: 12/9) Refresh: Alle 64ms müssen die Speicherzellen erneuert werden; RAS Cycle Time: 8 Takte Refresh-Intervall von 15,6µs (4096 x 15,6µs = 64 ms) Anstoß von Chipsatz alle 15,6µs bzw. alle 64ms oder intern (Self-Refresh im Stromsparmodus) Wartezeit für Refresh-Vorgänge(bei 100Mhz): 4098 x 8 x 10ns = 0,33ms Richard Roth / FB Informatik und Mathematik Speicher 10

11 Richard Roth / FB Informatik und Mathematik Speicher 11

12 RAS: Row Adress Select CAS: Column Adess Select Wichtige Parameter von SDRAMs: RAS-to-CAS-Delay (t RCD ): Wartezeit zwischen Zeilen- und Spaltenadresse (2 -.3 Takte) CAS-Latency (CL): Zeit bis zur Datenausgabe nach der Adresseingabe (2 3 Takte) RAS Precharge Time (t RP ): Vorladezeit bei Seitenwechsel PC t RP = 2 Takte t RCD = 2 Takte CL = 2 Takte theoretische Speicherbandbreite nicht erreichbar Beispiel: BX Chipsatz mit PC DIMMs max. Schreibrate: 230 MByte/s max. Leserate: 180 MByte/s (25 MByte/s bei zufälligen Zugriffen) Richard Roth / FB Informatik und Mathematik Speicher 12

13 RAMBUS-Technik: o Rambus-Channel mit Taktfrequenzen bis zu 400 MHz o Datenübertragung bei steigender und fallender Taktflanke ( Rate bis zu 800MHz) (PC600, PC700, PC800) o Signale ± 0,4V um Mittelwert von 1,4V o RDRAMs werden direkt an Rambus-Channel angeschlossen o Bus-Logik ist in RDRAMs integriert o Parallele Übertragung von einem bzw. zwei Bytes (Direct RAMBUS) o 2 x 9 Bit Datenbus; 8 Bit Adress- und Controlbus o Bis zu 16 RDRAMs auf einem RIMM (Rambus Inline Memory Module) PC Row Access Time in ns t RAC = 40 ns max. Übertragungsrate in MHz (z.b: FSB R-Takt [MHz] [MHz] PC PC PC PC Richard Roth / FB Informatik und Mathematik Speicher 13

14 Direct RDRAM Blockdiagramm 128/144 Mbit Richard Roth / FB Informatik und Mathematik Speicher 14

15 Richard Roth / FB Informatik und Mathematik Speicher 15

16 Vergleich: Direct RDRAM mit SDRAM beim Lesen von 32 Bytes (27 bzw. 8 Zyklen) t RCD : t CL : t CAC : t RDLY : RAS-to-CAS-Delay (Wartezeit zwischen Zeilen- und Spaltenadresse) CAS-Latency (Zeit bis zur Datenausgabe nach der Adresseingabe) Column Acces Time Round Trip Delay Time (Signallaufzeit von RMC zum letzten Baustein und zurück) Richard Roth / FB Informatik und Mathematik Speicher 16

17 Vergleich: Direct RDRAM mit SDRAM beim Lesen von 32 Bytes (in RDRAMs können mehrere Seiten gleichzeitig geöffnet sein) t RCD : t CL : t CAC : t RDLY : RAS-to-CAS-Delay (Wartezeit zwischen Zeilen- und Spaltenadresse) CAS-Latency (Zeit bis zur Datenausgabe nach der Adresseingabe) Column Acces Time Round Trip Delay Time (Signallaufzeit von RMC zum letzten Baustein und zurück) Richard Roth / FB Informatik und Mathematik Speicher 17

18 SRAM Speicherzelle eines SRAMs (keine aufwendige Ladungsmessung, keine Erholzeiten, kein Refresh Zugriffszeit um Faktor 5 bis 10 kleiner als bei DRAMs) Richard Roth / FB Informatik und Mathematik Speicher 18

19 Technologischer Trend Richard Roth / FB Informatik und Mathematik Speicher 19

20 Speicherhierarchie Richard Roth / FB Informatik und Mathematik Speicher 20

21 Richard Roth / FB Informatik und Mathematik Speicher 21

22 Prinzip der Lokalität Richard Roth / FB Informatik und Mathematik Speicher 22

23 Struktur und Organisationsformen von Caches Arbeitsprinzipien Richard Roth / FB Informatik und Mathematik Speicher 23

24 Richard Roth / FB Informatik und Mathematik Speicher 24

25 Typische Werte und Arbeitsprinzipien Richard Roth / FB Informatik und Mathematik Speicher 25

26 Fragen: Wo kann ein Block im Cache platziert werden (durect-mapped; fully associative; n-way-set associative) Wie wird ein Block gefunden? (address tag, valid bit; Assoziativ-Speicher) Welcher Block sollte bei einem Cache-Fehlzugriff ersetzt werden? (random, least-recently used) Was passiert beim Schreiben? (write through; write back; dirty bit) Richard Roth / FB Informatik und Mathematik Speicher 26

27 Assoziativspeicher Richard Roth / FB Informatik und Mathematik Speicher 27

28 Voll-assoziative Cache-Organisation Richard Roth / FB Informatik und Mathematik Speicher 28

29 Direct-Mapped-Organisation eines 64 KB-Caches Richard Roth / FB Informatik und Mathematik Speicher 29

30 Vier-Wege-assoziative Cache-Organisation Richard Roth / FB Informatik und Mathematik Speicher 30

31 Neue Technologien Die Information wird nicht durch die Ladung eines Kondensators dargestellt, sondern durch die Polarisationsrichtung eines ferroelektrischen Materials! Anzahl der Schreibzyklen ist begrenzt Richard Roth / FB Informatik und Mathematik Speicher 31

32 Neue (magnetoresistive) Technologien MRAM Im Juni 2004 wurde von Infineon erser 16Mbit-Chip vorgestellt Richard Roth / FB Informatik und Mathematik Speicher 32

33 Schreiben von MRAM-Zellen: Richard Roth / FB Informatik und Mathematik Speicher 33

34 Richard Roth / FB Informatik und Mathematik Speicher 34

35 Vergleich von Speichertechnologien (aus "Einer speichert alles" ; Stefan Mengel, Joachim Henkel ; c't Ausgabe 18 / 2001) Richard Roth / FB Informatik und Mathematik Speicher 35

36 Kontrollfragen Wie wird die Information bei den DRAMs gespeichert? Welche Vorteile hat eine DRAM- Speicherzelle gegenüber einer SRAM-Speicherzelle und welche Nachteile entstehen dadurch? Beschreiben Sie ganz grob einen Lese- bzw. einen Schreibzugriff auf eine DRAM-Zelle. Mit welchen prinzipiellen Maßnahmen konnte man die mittlere Zugriffszeit auf den Speicher reduzieren? Nennen Sie 4 unterschiedliche Ideen. Was versteht man unter Speicherbandbreite und wie kann man sie erhöhen? Was versteht man im Zusammenhang mit DRAMs unter Mapping? Was heißt Refresh und wie erfolgt ein Refresh-Vorgang bei DRAMs? Welche Einfluss hat das Mapping auf die Refresh-Zeit? Was versteht man unter einem Cache-Speicher? Die mittlere Zugriffszeit auf den Cache ist ca. 5 bis 10 mal kleiner als auf den Hauptspeicher dafür muss allerdings immer geprüft werden, ob sich die gewünschte Information überhaupt im Cache (mit Größen von kbyte bis MBytes) befindet. Wodurch erreicht man, dass nicht zuviel Zeit für das Suchen im Cache verbraucht wird? Was versteht man unter einem Assoziativspeicher? Was ist Direct-Mapped-Organisatin bzw. 4-Wege-Organisation? Was ist ein MRAM und was ist ein FRAM? Richard Roth / FB Informatik und Mathematik Speicher 36

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