19. Speicher Überblick Entwicklung: Speicherchips

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1 19. Speicher Überblick Entwicklung: Speicherchips Chip-Kapazität: 256 kbit (ca. 1988) 4 GBit (2001, nicht in Serie). Zugriffszeiten: 250ns (1980), 145 ns (1992), 70ns (1994), 7ns (heute). Ursprüngliche einzelne Chips, heute Speichermodule mit mehreren Chips. Problem: Kluft zwischen CPU Takt und Zugriffszeit auf Speicher --> Caches. Flüchtige Halbleiterspeicher: statisch: SRAM (für Caches). dynamisch: DRAM (für Arbeitsspeicher). Nicht flüchtige Speicher: Nicht löschbar: ROM, PROM (z.b. System). löschbar: EPROM, EEPROM, Flash (z.b. BIOS). Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 71

2 Aufbau und Funktion DRAM DRAM = Dynamic Random Access Memory: Gespeicherte Information wird durch Ladung eines Kondensators dargestellt. Kondensator entlädt sich im Laufe der Zeit Auffrischung notwendig. Nicht so schnell wie SRAM, aber günstig typ. Module zu 256/512 MB. Einheitsspeicherzelle: Besteht aus 1 Kondensator und 1 Transistor (speichert 1-Bit). Anordnung beispielsweise als Matrix (z.b. 4 MBit Chip = 2048x2048 Zellen). Zeile 1 Adressierung eines Bits durch Zeile & Spalte. WL1 BL1 BL1 Spalte 1 Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 72

3 Aufbau (Blockdiagramm): RAS CAS WE DRAM- Steuerung Vorladeschaltkreis A in Adreß- Puffer Zeilendekoder Speicherzellenfeld D in Datenpuffer Leseverstärker + I/O-Gatter Datenpuffer D out Spaltendecoder Adressen werden immer in zwei Teilen übergeben; Multiplexing mit: RAS (Row Address Strobe), CAS (Column Address Strobe). Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 73

4 Lesen und Schreiben Ablauf beim Lesen: Vorladeschaltkreis lädt alle Bitleitungspaare (BL) vor jedem Zugriff auf V cc /2 (sorgt ferner für exakt gleiches Potential auf allen Bitleitungspaaren). Entnahme der Zeilenadresse aus Adreßpuffer und Übergabe an Zeilendecoder. Zeilendecoder aktiviert die gewünschten Wortleitungen Ladungen aller Kondensatoren der adressierten Zeile fließen auf die Bitleitungen Kapazität der Kondensatoren sehr gering nur sehr kleine Potentialänderungen (ohne Vorladeschaltkreis wäre Auslesen fehleranfällig) Leseverstärker verstärkt die Potentialdifferenz der Bitleitungspaare. Alle Leseverstärker geben das Signal an I/O-Gatter ab. Spaltendecoder selektiert I/O-Gatter (Spalte) Ergebnis an Ausgabepuffer. Bem.: Schaltung erzeugt beim Auslesen gleichzeitig einen Refresh der Daten! Ablauf beim Schreiben: Zeilenadresse RAS-Signal mit WE aktivieren. Restlicher Ablauf ähnlich wie beim Lesen. Am Ende stellt der Vorladeschaltkreis die Bitleitungspaare auf V cc /2 ein. der nächste Speicherzyklus kann beginnen Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 74

5 Ansteuerung der Speicherchips durch Memory-Controller: in Northbridge integriert (bei Athlon 64 in der CPU), Schnittstelle zw. Systembus und Signalleitungen der DRAM-Chips. Steuert: Multiplexing (Zeilen-/Spaltenadresse) und Auffrischung (Refresh). Wichtige Zeitparameter: t CAS t RAS t PR t RAS t cycle Speichermodul RAS CAS DATA t Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 75

6 RAS-Vorladezeit (RAS Precharge Time, t PR ) = Zeit für Vorladen & Ausgleichen erst danach kann der Chip einen Zugriff auf seine Speicherzellen ausführen. RAS-Zugriffszeit (RAS active time, t RAS ): Zeitspanne zw. Anlegen der Zeilenadresse und Ausgabe der Daten. CAS-Zugriffszeit (CAS access time, t CAS ): Zeitspanne zw. Anlegen der Spaltenadresse und der Ausgabe der Daten (wesentlich kürzer als t RAS ). Zykluszeit = RAS-Zugriffszeit + RAS-Vorladezeit: Zeit, bis Speicher für nächsten Zugriff wieder bereit ist (ca. 80% für t PR ) Auffrischung Je nach Spezifikation alle 1 16ms (beim Zugriff automatisch). Moderne DRAM-Chips verfügen über mehrere interne Refresh-Modi und meist über eine interne Refresh-Logik. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 76

7 RAS-only-Refresh: Am weitesten verbreitet (beherrschen alle DRAM-Typen). Durchführen eines Blindlesezyklus. Nur RAS-Signal wird aktiviert = Refresh-Zeile (CAS bleibt inaktiv). Zeile wird gelesen und verstärkt, aber nicht zum Ausgangsdatenpuffer übertragen (wegen fehlendem CAS-Signal). Externe Logik notwendig, die alle Zeilen nach und nach selektiert. (DMA-Chip löst periodisch, mithilfe des Timers, eine Blindübertragung aus). CAS-vor-RAS-Refresh: Refresh-Adresse wird von einem internen Adreßzähler hochgezählt Es sind auch mehrere Refresh-Zyklen hintereinander möglich (bis ca. 200). Anstoß des Refresh von außen durch Signalfolge CAS vor RAS. Spart DMA-Zyklen gegenüber RAS-only-Refresh. Hidden-Refresh: Refresh wird direkt an den Lesezyklus angehängt (versteckt hinter Lesezugriff). Effektiver, da kein Refresh beginnt, während Daten ausgelesen werden. Kein explizites Anstoßen von außen notwendig. DRAM-Chip hat internen Adreßzähler. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 77

8 Betriebsmodi Ziel: Zugriffszeiten verkürzen Page-Mode: Bei aufeinanderfolgenden Adressen bleibt die Zeilenadresse identisch. Zeilenadresse (RAS) einmal angelegen, Spaltenadresse (CAS) ändern. RAS Vorladezeit entfällt, sowie Übertragung & Dekodierung der Zeilenadresse Zykluszeit bis zu 70% weniger (für nachfolgende Zugriffe) ca. 200 Zugriffe innerhalb einer Page am Stück möglich, dann Potentialabgleich notwendig. Beispiel: 1 MBit Chip (1024x1024) 1 Page hat 1024 Bits. (32-Bit Datenbus beim i Chips 4 KB MMU-Page = 32x1024 Bit) Interleave-Mode: Ziel: Umgehung der RAS-Vorladezeit. Speicherbereiche werden in Blöcke aufgeteilt (z.b. alle geraden Adressen in Bank-0 / alle ungerade Adressen in Bank-1). Bei sequentiellen Adreßzugriffen wird zwischen den Bänken abgewechselt. während Zykluszeit für Bank-1 noch läuft, bereits Zugriff auf Bank-0 mögl. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 78

9 Speichermodule DIPs: Einzelner Speicherchip Bis Ende der 80er Jahre. DIP = Dual Inline Package. In Motherboard eingelötet oder mit Sockel. SIP Modul: Für 16-Bit Systeme (286, 386SX). SIP = Single Inline Package. 30 PINs, Datenbreite 8-Bit. Kapazitäten: bis 1MB. SIMM Modul: 30 Kontakte, Datenbreite 8-Bit. SIMM = Single Inline Memory Module. Paarweise in 16-Bit Systemen (286, 386SX). Vierfach in 32-Bit Systemen (386DX, 486). Kapazitäten: 256KB, 1MB, 4MB und sehr selten 16MB. SIP Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 79

10 PS/2 SIMM Modul: PS/2 = IBM Personal System/2. 72 Kontakte, Datenbreite 32-Bit. Mindestens 1 Modul im 486, ab Pentium paarweise. Kapazitäten: 1-16 MB (FPM RAM) und 64MB (EDO RAM). DIMM Modul: 168 Kontakte, Datenbreite 64-Bit. Kontakte auf beiden Seiten nicht verbunden. DIMM = Double Inline Memory Module. Kapazitäten: MB (SDRAMs). EDO-DIMMs für Apple Rechner. Primär für Pentium II/III und AMD Systeme. RIMM Modul: 168 Kontakte, Datenbreite 16-Bit. 184 Kontakte, Datenbreite 32-Bit. RIMM = Rambus Inline Memory Module. Für Pentium III und P4; Kapazitäten -1GB. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 80

11 Asynchrone DRAMs Merkmale: Steuerung erfolgt durch bestimmte Sequenzen von Signalflanken. Timing entscheidet über die Funktion. Refresh gesteuert durch Signale. DRAM, FPM, EDO, BEDO. FPM RAM z.b. Pentium mit FSB 66 MHz, 60ns FPM RAM, burst read: (t ras, t cas ) DRAM Baustein, der den Page-Mode nutzt. Auf SIMM (33 MHz) und PS/2 (66 MHz). Zugriffszeiten: ns. FPM : Fast Page Mode => PC~ page cycle? CAC~ column access cycle? CPA~ column periodic access? Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 81

12 EDO RAM EDO RAM = Extended Data Out RAM. Module: PS/2, SIMM, DIMM. PS/2 Module (66 MHz) und Zugriffszeiten: 50-70ns. Lesevorgänge können damit bis zu 20 % schneller erfolgen. Zeitliche Überschneidung von aufeinander folgenden Speicherzugriffen mögl. Chips können Daten noch zum Auslesen bereithalten, während bereits die nächste Adresse angelegt wird ( Extended Data Out). Vor allem bei Burst-reads vorteilhaft. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 82

13 BEDO RAM BEDO RAM = Burst EDO RAM Zugriffszeiten: 50ns Module: PS/2, SIMM. Burst: Nachdem die Adresse angelegt wurde, können die nächsten drei Daten in jeweils einem Taktzyklus gelesen werden (t ras, t cas ) Unterschiede zu EDO RAM: Lesedaten erst im zweiten CAS-Zyklus verfügbar. Interner Adresszähler vorhanden. Max. 66 MHz nur kurz auf dem Markt. Im Gegensatz zu FP RAM und EDO RAM auch Schreiben in Bursts mögl Synchrone DRAMs T clk = 10 ns Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 83 Clock

14 SDRAM = Synchronous DRAM: Arbeiten synchron mit dem Systemtakt, Taktraten: MHz, Zugriffszeiten: 7-15 ns. DIMM-Module bis zu 1GB: Refresh erfolgt intern & automatisch, Mehrere Speicherbänke intern, Interleaving. Befehle über 4-PINs: CS,RAS,CAS,WE. Lese- und Schreib-Bursts. CAS Latency: Angabe: CL2 oder CL3 (Taktzyklen). Unterschied bei 100 MHz beträgt beim ersten Zugriff eines Bursts nur 10ns. durchschnittliche Verzögerung 2,5ns (im Mittel z.b. 4 Zugriffe). Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 84

15 Typischerweise EEPROM auf Modul: Nennt sich SPD = Serial Presence Detect. Speichert Konfigurationsinformation. Optimale Einstellungen automatisch und nicht manuell im BIOS-Setup. Unterscheidung zwischen Modulen: registered : mit zusätzl. Pufferchips. unbuffered : ohne Pufferung, ECC = Error-Correcting Code (bessere Fehlererkennung als Parity). Theoretische Bandbreiten: PC66: 528 MB/s; PC100: 800 MB/s PC133: 1064 MB/s; PC150: 1200 MB/s Reales Beispiel: burst timing und PC100 ~ 457 MB/s Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 85

16 DDR-SDRAM DDR-SDRAM = Double Data Rate SDRAM. DIMM Module haben 184 Kontakte. Kapazität derzeit bis 1GB. Aufbau und Funktion wie SDRAM, aber Daten werden sowohl bei aufund absteigender Taktflanke übertragen doppelte Datenrate. Namen und Daten (theoretische Bandbreiten, 64 Bit Bus): DDR200 PC MHz 1600 MB/s DDR266 PC MHz 2133 MB/s DDR333 PC MHz 2700 MB/s DDR400 PC MHz 3200 MB/s DDR500 PC MHz 4000 MB/s Geschwindigkeitsvorteil nur im Burst-Modus! Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 86

17 Interpretation der Latenzspezifikation: The PC to run at both DDR 400 with timings and DDR600 with 2, (2, ) = (CAS Latenz ; RAS2CAS Delay ; RAS Precharge ; RAS-Time). Umgekehrte/andere Reihenfolge auch gebräuchlich. CAS Latenz: Takte zwischen Read/Write-Signal und gültigen Daten (Zeile unverändert) RAS-to-CAS Delay: Takte zwischen Activate-Row (RAS) und Read/Write Signal (WE). RAS Precharge: Takte zwischen Precharge und zugehörigem Activate-Row für eine neue Zeile. RAS-Time: Takte für zwischen Activate-Row und Precharge für eine andere Zeile. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 87

18 RDRAM RDRAM = Rambus DRAM ( RIMM Module: 16-Bit mit 184 Kontakten und 32-Bit mit 232 Kontakten. Taktraten: 400, 533 MHz und Zugriffszeiten: 7-15 ns. Speicherarchitektur in Busform. Keine neue Technik, bereits im Nintendo-64 verwendet. Besteht aus drei Komponenten: Memory Controller Channel: 16-Bit breiten Datenbus. 8-Bit Adreßbus (getrennte Leitungen für Zeilen & Spalten). Max. 32 RDRAM-Chips pro Channel. RDRAM: jeder Chip besitzt volle Datenbreite von 16-Bit. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 88

19 Bem.: Intels 840-Chipsatz unterstützt 2 Channels, der 820 nur einen. Hohe Taktung notwendig, da Datenbus nur 16-Bit breit. Wie bei DDR SDRAM werden beide Taktflanken genutzt 800 MHz (max. 1,6 GByte/s pro Channel möglich). Bus-Topologie: Bus muß terminiert werden Vermeidung von Reflexionen. Unbelegte Sockel müssen überbrückt werden C-RIMM. Pro Channel max. 2 RIMMs möglich. Interleaving zwischen Chips. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 89

20 RDRAM-Chip: Datentransfer intern mit Datenbreite 128-Bit und ECC. Interne Taktfrequenz = 100 MHz alle 10 ns können 128 Bit von und zur Speichermatrix transferiert werden (= Channel-Geschw. von 1,6 GByte/s). Interne RDRAM-Logik teilt die Daten in 16-Bit-Pakete auf. Bis zu 16 Bänke (Interleaving intern). Timing-Werte ebenfalls in SPD EPROM auf Modul. Nachteile: Die hohen Taktraten erfordern sehr genaues Timing. Keine großen Geschwindigkeitsvorteile gegenüber SDRAM. Hoher Preis im Vergleich zu SDRAM. Namen und Daten (theoretische Bandbreiten): RIMM1600 PC Bit 400 MHz 1600 MB/s RIMM2100 RIMM3200 RIMM4200 PC1066 PC3200 PC Bit 32-Bit 32-Bit 533 MHz 400 MHz 533 MHz 2133 MB/s 3200 MB/s 4266 MB/s Wettbewerb zwischen SDRAM und RDRAM entschieden (-> SDRAM). Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 90

21 Aufbau und Funktion SRAM SRAM = Static Random Access Memory: Gespeicherte Information wird durch Zustand eines Flip-Flops dargestellt. Benötigen im Gegensatz zu DRAMs keine Auffrischung. Schneller als DRAM, aber geringere Integration: teurer und weniger Kapazität WL1 typischerweise für Caches Einheitsspeicherzelle: Besteht aus 6 Transistoren: Zwei für die Auswahl, Je zwei T. pro Inverter. Adressierung eines Bits durch Zeile & Spalte. Zeile 1 BL1 Spalte 1 BL1 Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 91

22 Aufbau (Blockdiagramm): CS WE SRAM- Steuerung A in Zeilen- Puffer Zeilendekoder Speicherzellenfeld D in Datenpuffer Leseverstärker + I/O-Gatter Datenpuffer D out Spaltendecoder Spalten-Puffer Adressen werden ohne Multiplexing übergeben: CS (Chip Select), WE (Write Enable). A in Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 92

23 Lesen und Schreiben Ablauf beim Lesen: Kein Vorladeschaltkreis notwendig. Entnahme der Zeilenadresse aus Adreßpuffer und Übergabe an Zeilendecoder. Zeilendecoder aktiviert Wortleitungen Auswahltransistoren schalten durch Nun haben alle Bitleitungen die Zustände der Flip-Flops. Leseverstärker hebt Signale an (sind bereits viel stärker als bei DRAMs). Spaltendecoder selektiert I/O-Gatter (Spalte) Ergebnis an Ausgabepuffer. Ablauf beim Schreiben: Spaltenadresse an Spaltendecoder selektiert Spalte. Eingabedaten werden entsprechendem Leseverstärker zugeführt. Gleichzeitig aktiviert der Zeilendecoder eine Zeilenadresse Zugriffstransistoren schalten durch Flip-Flop gibt gespeicherte Daten auf Bitleitungen aus. Verstärktes Eingabesignal viel stärker überschreibt Zustand des Flip-Flops Merkmale: Keine RAS-/CAS-Erholzeiten notwendig Spezielle Zugriffsmodi z.b. Page-Mode und Interleaving überflüssig. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 93

24 19.4. ROM & Anverwandte Information bleibt auch nach Abschalten der Spannung erhalten. ROM: ROM = Read Only Memory. Zustand einer Speicherzelle definiert durch feste Verdrahtung von Bauelementen zwischen Wort- und Bitleitungen. Daten müssen bereits beim Herstellungsprozeß berücksichtigt werden. Vorteil: sehr kompakter Schaltungsaufbau, da optimiert auf zu speichernde Daten. Nachteil: sehr unflexibel (für die Änderung eines Bits muß die Schaltung geändert werden) reine ROMs sind eher selten in PCs. PROM: PROM = Programmable ROM. Information wird eingebrannt. Hierfür wird eine Maske verwendet, die für die Erzeugung der einzelnen Schichten des Chips verwendet wird. Vorteil: flexibler wie reine ROMs, gleicher Herstellungsprozeß für verschied. Chips (nur unterschiedl. Maske). Nachteil: Programmierung nur durch Hersteller möglich. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 94

25 EPROM: EPROM = Erasable PROM. Spezielle Speichertransistoren repräsentieren Zustand eines Bits. Programmierung durch spezielles Gerät. Löschbar durch Bestrahlung mit UV-Licht (Chips ist mit lichtdurchlässigem Fenster versehen). Programmierzeit: 50ms. Löschzeit: 20 Minuten. Vorteil: Chip mehrfach nutzbar. Nachteil: Löschen umständlich und langsam. EEPROM: EPROM = Electrical EPROM. Z.B. BIOS von PC. Bits werden wie beim EPROM in speziellen Speichertransistoren gesichert. Elektronen werden elektrisch aus Speichertransistor abgesaugt. Schreiben und Löschen erfolgt byteweise Chip muss ausgebaut werden. Programmierzeit: 50ms. Löschzeit: 1ms. Vorteil: Löschen einfacher und schneller. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 95

26 Flash-Speicher: Verwendet in Memory-Cards, Handys, Modems, BIOS,... Ersatz für Festplatten & Disketten weniger empfindlich geg. Stöße etc. Kapazität bis zu 512 MB. Speicherfähigkeit: Jahre. Ca Programmier- und Löschzyklen möglich. Ähnlich wie ein EEPROM aufgebaut. Blockweiser Zugriff z.b. 512 Byte (im Gegensatz zu EEPROM). Lesezugriff: ca ns Block-Schreibzeit: ms Block-Löschzeit: 2-100ms. Vorteile: Chip muss zum Programmieren nicht ausgebaut werden. Sehr flexibel bei der Blockallozierung. Systemprogrammierung II, Winter 2005/06, P. Schulthess & al. 96