Digitaltechnik. 6 Speicherelemente. Revision 1.4

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1 Digitaltechnik 6 Speicherelemente A Revision 1.4

2 Übersicht Adressen Read-Only Memory ROM Random Access Memory RAM Datenbusse Caches

3 Speicher Memory ROM: read-only memory RAM: random-access memory (besser wäre read and write memory) SRAM: static RAM Zustand bleibt solange Strom anliegt DRAM: dynamic RAM implementiert mit Kondensatoren Zustand verliert sich ohne regelmässiges Auffrischen (engl. refresh) Digitaltechnik Kapitel 6: Speicherelemente 3

4 RAM in PCs 30 pin SIMM 72 pin SIMM MicroDIMM 184 pin RAMBus RIMM 100 pin DIMM 72 pin SODIMM 144 pin SDRAM SODIMM 200 pin DDR SODIMM 200 pin DDR-2 SODIMM 168 pin SDRAM DIMM 184 pin DDR DIMM 240 pin DDR-2 DIMM Digitaltechnik Kapitel 6: Speicherelemente 4

5 Adressen RAM/ROM-Chips speichern viele (Milliarden) Bits WE DATA Speicher Adresse Diese Bits werden durch Adressen unterschieden Die Adresse wird binärcodiert übergeben WE: Lesen/Schreiben Die Datenleitungen werden sowohl zum Lesen als auch zum Schreiben verwendet Digitaltechnik Kapitel 6: Speicherelemente 5

6 Aufbau Decoder 2 4 Decoder 2 Adresse RAM/ROM-Chips sind als 2D-Matrix aufgebaut Die Adresse wird in Zeilen- und Spaltenadresse aufgeteilt (engl. row und column) Die Binärcodierung wird durch einen Decoder in eine unäre Codierung umgewandelt Digitaltechnik Kapitel 6: Speicherelemente 6

7 Exkurs: Decoder Spezifikation n-bit Decoder: dec : {0, 1} n {0, 1} 2n mit i {0,... 2 n 1}. dec(x) i x = i Beispiel: dec(000) = dec(001) = dec(111) = Digitaltechnik Kapitel 6: Speicherelemente 7

8 Exkurs: Decoder Implementierung: b 1 o 1 1-Bit Decoder o 3 o 2 b 0 o 0 b 0 o 1 1-Bit 1-Bit Decoder Decoder o 0 2-Bit Decoder Digitaltechnik Kapitel 6: Speicherelemente 8

9 Exkurs: Decoder Rekursionsschema: b n b n 1 b 1 b 0 n-bit Decoder o 2 n+1 1 o 2 n+1 2 o 2 n n-bit Decoder o 2n 1 o 2n 2 o 0 n + 1-Bit Decoder Digitaltechnik Kapitel 6: Speicherelemente 9

10 Read-Only Memory ROM Früher: Diodenmatrizen manuell verdrahtet PROM: programmable ROM EPROM: löschbar durch ultraviolettes Licht EEPROM: elektronisch löschbar Flash-EEPROM: USB-Sticks, Digitalkameras, IPODs,... Digitaltechnik Kapitel 6: Speicherelemente 10

11 ROM Modell in Verilog 5 module my rom16x7(input [3:0] address, output [6:0] data); reg [6:0] rom [3:0]; initial begin rom[0]= b ; // aehnliche Zeilen... rom[15]= b ; 10 end assign data=rom[address]; endmodule Digitaltechnik Kapitel 6: Speicherelemente 11

12 Ad: Rom Modell in Verilog Eigentlich nur Simulations-Modell, Implementierung des ROMs separat Timing mag interessant sein: assign #5 data =... Einfache kombinatorische Logik lässt sich als ROM implementieren EPROM/Flash: Programmierung durch Anlegen hoher Spannung (z.b. -12 V) Programmierbarkeit wird normalerweise nicht modelliert Digitaltechnik Kapitel 6: Speicherelemente 12

13 SRAM Zelle mit zwei Invertern Address Line Data Data Schreib- und lesbar Address Line wählt Zelle aus Zustand wird von den gekoppelten Invertern (Latch) gehalten Auslesen durch Vergleich von Data und Data Digitaltechnik Kapitel 6: Speicherelemente 13

14 SRAM Zelle in CMOS Address Line VDD GND Data Data Digitaltechnik Kapitel 6: Speicherelemente 14

15 DRAM DRAM verwendet die Kapazität von Kondensatoren einfacherer und regelmäßigerer Aufbau als SRAM hohe Integrationsdichte, günstige Fertigungskosten Aber: langsamerer schnelles aber teures SRAM für Cache Speicher (später) langsames aber billiges DRAM für Hauptspeicher Digitaltechnik Kapitel 6: Speicherelemente 15

16 Erinnerung: Kondensatoren 1 Ladung % Ladung Entladung Zeit Speichern elektrische Ladung für begrenzte Zeit Digitaltechnik Kapitel 6: Speicherelemente 16

17 DRAM Zelle Address Line GND Data Bit wird als Kapazität gespeichert und muss ständig aufgefrischt werden Digitaltechnik Kapitel 6: Speicherelemente 17

18 Datenbusse Anbindung mehrerer Spreicherchips: Speichermodul Speichermodul Prozessor Speichermodul Nein: I/O Pins sind teuer! Digitaltechnik Kapitel 6: Speicherelemente 18

19 Datenbusse Ziel: effektive Nutzung der teuren Verbindungsleitungen Idee: Daten- und Adressleitungen teilen! Speichermodul Speichermodul Speichermodul Prozessor Datenleitungen Adressleitungen Steuerleitungen Digitaltechnik Kapitel 6: Speicherelemente 19

20 Interface RAM-Chips Kontrollsignale: CS (Chip Select) aktiviert einen bestimmten RAM-Chip WE (Write Enable) OE (Output Enable) unaktiviert sind Ausgaben eines RAM-Chips im Tristate (Z) Schreiben durch Setzen von WE, Lesen durch Setzen von OE Interface Constraint: OE und WE sind nie gleichzeitig gesetzt Digitaltechnik Kapitel 6: Speicherelemente 20

21 Schreibzyklus CS W E OE Address Data valid Digitaltechnik Kapitel 6: Speicherelemente 21

22 Lesezyklus CS W E OE Address Data valid Digitaltechnik Kapitel 6: Speicherelemente 22

23 RAM-Modell in Verilog module my ram16x8(input [3:0] address, inout [7:0] data, input CS, WE, OE); 5 reg [7:0] ram [3:0]; assign data = (!CS &&!OE)? ram[address] : bzzzzzzzz; CS, WE) 10 if (! CS &&!WE) ram[address] <= data; endmodule Digitaltechnik Kapitel 6: Speicherelemente 23

24 Kaskadierung von RAM-Chips Address (6 bit wide) OE WE Data (in and out) CS WE SRAM 16x8 OE Data } Address { CS WE SRAM 16x8 OE Data } Address { CS WE SRAM 16x8 OE Data } Address { CS WE SRAM 16x8 OE Data } Address { Achtung: OE und WE sind active-low! Digitaltechnik Kapitel 6: Speicherelemente 24

25 The Spartan-3 Starter Kit board has a megabyte of fast asynchronous SRAM, surfacemounted to the backside of the board. The memory array includes two 256Kx16 ISSI IS61LV25616AL-10T 10 ns SRAM devices, as shown in Figure 2-1. A detailed schematic appears in Figure A-8. Das SRAM auf dem FPGA-Board ISSI 256Kx16 SRAM (10 ns) (see (see Table Table 2-3) 2-3) I/O[15:0] Spartan-3 FPGA CE1 UB1 LB1 (see (see Table 2-4) (see (see Table 2-1) (P7) (T4) (P6) A[17:0] CE UB LB WE OE ISSI 256Kx16 SRAM (10 ns) I/O[15:0] A[17:0] IC10 CE2 UB2 LB2 WE OE (N5) (R4) (P5) (G3) (K4) CE UB LB WE OE IC11 (xx) = FPGA pin number UG130_c2_01_ Digitaltechnik Kapitel 6: Speicherelemente Figure 2-1: FPGA to SRAM Connections 25

26 Das SRAM auf dem FPGA-Board CYCLE NO. 2 (1,3) trc ADDRESS taa toha OE tdoe thzoe CE tlzoe tlzce tace thzce LB, UB DOUT tlzb HIGH-Z tba trc DATA VALID thzb VDD Supply Current tpu Lesezyklus des IS61LV25616AL von ISSI 50% tpd ICC 50% ISB UB_CEDR2.eps HIGH for a Read Cycle. evice is continuously selected. OE, CE, UB, or LB = VIL. Digitaltechnik ss is valid prior Kapitel to or 6: coincident Speicherelemente with CE LOW transition. 26

27 Row- und Column-Address-Strobes Idee: Leitungen sparen durch stückweise Übertragung der Adresse Beispiel: Zeile und Spalte werden getrennt übertragen RAS: Row Address Strobe, CAS: Column Address Strobe Digitaltechnik Kapitel 6: Speicherelemente 27

28 RAS/CAS Schreibzyklus Address RAS Row Col CAS W E Data valid Digitaltechnik Kapitel 6: Speicherelemente 28

29 RAS/CAS Lesezyklus Address RAS Row Col CAS W E Data valid Digitaltechnik Kapitel 6: Speicherelemente 29

30 RAM-Modell mit RAS/CAS in Verilog module DRAM8MBIT(input [9:0] address, inout [7:0] data, input RAS, CAS, WE, OE); reg [9:0] row addr; 5 reg [19:0] mem addr; reg [7:0] mem [0:(1<<19) 1]; RAS) 10 row addr <= address; CAS) begin mem addr = (row addr<<10) + address; if (WE==0) 15 mem[mem addr] <= data; end assign data =!OE? mem[mem addr] : bzzzzzzzz; 20 endmodule Digitaltechnik Kapitel 6: Speicherelemente 30

31 Caches Erinnerung: DRAM langsam/billig, SRAM schnell/teuer Idee: SRAM als schnellen Zwischenspeicher (Cache) für DRAM verwenden Versteckt die Latenz des langsamen DRAMs Oft gute Trefferraten: > 90 % Digitaltechnik Kapitel 6: Speicherelemente 31

32 Caches CPU Cache (SRAM) Speicher (DRAM) Digitaltechnik Kapitel 6: Speicherelemente 32

33 Bus-Bursts RAM wird oft sequentiell gelesen Caches sind daher in Zeilen organisiert: aufeinanderfolgende Adressen (z.b. 256 Bytes) Bus-Bursts: effiziente Übertragung einer ganzen Zeile (ggf. mit Interleaving) Digitaltechnik Kapitel 6: Speicherelemente 33

34 Bus-Bursts Adresse RAS CAS OE Row Col DATA CLK D0 D1 D2 D3 CAS Latency (CL) Digitaltechnik Kapitel 6: Speicherelemente 34

35 Double Data Rate (DDR) RAM Adresse RAS CAS OE Row Col DATA CLK D0 D1 D2 D3 CAS Latency (CL) Digitaltechnik Kapitel 6: Speicherelemente 35

36 2GB 800MHz DDR2 Non-ECC Low-Latency CL4 ( ) DIMM (Kit of 2) KHX6400D2LLK2/2G Get Price 2GB 800MHz DDR2 Non-ECC Low-Lat CL4 ( ) DIMM (NVIDIA SLI-Ready) KHX6400D2LLK2/2GN Get Price Timings 2GB 1066MHz DDR2 Non-ECC CL5 ( ) DIMM KHX8500D2/2G Get Price 2GB 1066MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) KHX8500D2K2/2G Get Price 2GB 1066MHz DDR2 CL5 ( ) DIMM (Kit of 2) (NVIDIA SLI-Ready) KHX8500D2K2/2GN Get Price 2GB 1150MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) KHX9200D2K2/2G Get Price 2GB 1200MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) KHX9600D2K2/2G Get Price 2GB 800MHz DDR2 ECC Low-Latency CL4 ( ) FBDIMM (Kit of 2) KHX6400F2LLK2/2G Get Price 4GB 800MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) KHX6400D2K2/4G Get Price 4GB 800MHz DDR2 Non-ECC Low-Latency CL4 ( ) DIMM (Kit of 2) KHX6400D2LLK2/4G Get Price 4GB 1066MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) KHX8500D2K2/4G Get Price 4GB 1066MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 2) Tall HS KHX8500D2T1K2/4G Get Price 4GB 1066MHz DDR2 Non-ECC CL5 ( ) DIMM (Kit of 4) KHX8500D2K4/4G Get Price 8GB 800MHz DDR2 Non-ECC Low-Latency CL4 ( ) DIMM (Kit of 4) KHX6400D2LLK4/8G Get Price HyperX DDR3 1375MHz, 1600MHZ, 1625MHz, 1800MHz, 1866MHz and 2000MHz Description Part Number Price 1GB 1375MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM KHX11000D3LL/1G Get Price 1GB 1600MHz DDR3 Non-ECC CL9 ( ) DIMM KHX12800D3/1G Get Price 1GB 1625MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM KHX13000D3LL/1G Get Price 1GB 1625MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM KHX13000AD3LL/1G Get Price 1GB 1800MHz DDR3 Non-ECC CL8 ( ) DIMM KHX14400D3/1G Get Price 1GB 1800MHz DDR3 Non-ECC CL8 ( ) DIMM KHX14400AD3/1G Get Price 2GB 1375MHz DDR3 Non-ECC CL9 (9-9-9) DIMM (Kit of 2) KHX11000D3K2/2G Get Price 2GB 1375MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM KHX11000D3LL/2G Get Price 2GB 1375MHz DDR3 Non-ECC CL7 ( ) DIMM (Kit of 2) KHX11000D3LLK2/2G Get Price 2GB 1375MHz DDR3 Non-ECC CL7 ( ) DIMM (Kit of 2) Intel XMP KHX11000D3LLK2/2GX Get Price 2GB 1600MHz DDR3 Non-ECC CL9 ( ) DIMM KHX12800D3/2G Get Price 2GB 1600MHz DDR3 Non-ECC CL9 ( ) DIMM (Kit of 2) KHX12800D3K2/2G Get Price 2GB 1625MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM KHX13000D3LL/2G Get Price 2GB 1625MHz DDR3 Non-ECC Low-Latency CL7 ( ) DIMM (Kit of 2) KHX13000D3LLK2/2G Get Price 2GB 1625MHz DDR3 Low Latency CL8 ( ) DIMM (Kit of 2) NVIDIA SLI KHX13000D3LLK2/2GN Get Price Digitaltechnik Kapitel 6: Speicherelemente 36

37 Timings Beispiel: Aktueller Standard: 1. CAS Latency 2. RAS-to-CAS Delay 3. RAS Precharge 4. Act-to-Precharge Delay Digitaltechnik Kapitel 6: Speicherelemente 37

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