6 Der Aufbau des Hauptspeichers

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1 Strukturprinzipien von DRAM-Speicher-ICs 6 Der Aufbau des Hauptspeichers Der Datenfluss zwischen dem Prozessor und dem Hauptspeicher ist durchsatzbestimmend Der Prozessor gibt dabei gewünschte Zugriffszeiten vor, die von seiner internen Arbeitsgeschwindigkeit abhängen Der Hauptspeicher kann aber nur bestimmte Zugriffszeiten realisieren, die von seinem Aufbau abhängen Bedeutet das, dass der Prozessor ausgebremst wird? Um das zu klären, sollen zunächst die Bedingungen untersucht werden, welche der Aufbau des Hauptspeichers setzt 61 Strukturprinzipien von DRAM-Speicher-ICs Man unterscheidet Nur-Lese-Speicher (read only memory = ROM) von Schreib-Lese- Speichern (random access memory = RAM) Maskenprogrammierbaren ROMs prägt man die zu speichernde Information beim Herstellungsprozess ein Sie ist damit nach der Herstellung nicht mehr veränderbar Löschbare und wieder programmierbare EPROMs (erasable and programmable ROM) kann man nach Bedarf programmieren Programmieren heißt in diesem Zusammenhang eine elektrisch stabile Struktur einprägen RAMs speichern Daten flüchtig, dh sie speichern mit Hilfe einer elektrisch instabilen Struktur Eine Abschaltung der Stromversorgung bedeutet den Verlust der gespeicherten Daten Man unterscheidet RAMs nach dem Typ ihrer elementaren Speicherzellen Physikalische Grundlagen der dynamischen RAM-Speicher (DRAM) DRAMs speichern je ein Bit in einem Kondensator Ein Kondensator besteht aus zwei eng gegenüberliegenden, flächenhaften, leitenden Elementen, die durch nichtleitendes Material (Dielektrikum) voneinander getrennt sind Spannungsquelle mit konstanter Spannung U ohmscher Widerstand + - Schalter Kondensator Er kann elektrische Ladungen, die eine Spannungsquelle über einen Stromkreis liefert, sammeln (Ladestrom) und baut dabei eine eigene Spannung auf Der Ladestrom endet, wenn die eigene Spannung so groß ist wie die Spannung der Spannungsquelle Hier wird der Strom der negativen Ladungsträger (Elektronen) gezeigt + U - I=U/R i(t) Aufladestrom t u(t) Spannung am Kondensator U t Er behält die gespeicherte Ladung so lange, wie zwischen seinen beiden Anschlüssen kein leitender Strompfad gebildet wird Das Verhältnis von Ladung zu Spannung ist eine charakteristische Größe des Kondensators und heißt Kapazität C + U Q=C* U 170

2 Strukturprinzipien von DRAM-Speicher-ICs Ein geladener Kondensator gibt seine elektrischen Ladungen ab, wenn er in Reihe mit einem (ohmschen) Widerstand einen Stromkreis bildet Der Entladestrom sorgt dafür, dass der Transport des Elektronen- Überschusses von der einen Seite den Elektronen- Mangel auf der anderen Seite ausgleicht Im ausgeglichenen Zustand ist die Spannung verschwunden + U - I=-U/R i(t) Entladestrom t u(t) Spannung am Kondensator U t Ein Kondensator eignet sich also zur Speicherung einer binären Größe Das elementare Speicherelement eines DRAM-Speichers besteht aus einem Kondensator und einem schaltenden Element Um brauchbar zu sein, muss ein Speicher mehrere elementare Speicherelemente enthalten, die wahlweise ihren Speicherinhalt offenbaren sollen Wenn i max Speicherelemente einzeln wahlweise ihren Speicherinhalt offenbaren sollen, braucht man eine allen gemeinsame Leitung (Daten-Leitung), auf die jeder Kondensator seinen Inhalt wirken lassen kann, wenn er ausgewählt ist Man braucht i max einzelne Auswahl-Leitungen, mit denen man einzeln auswählen, dh einzeln das schaltende Element zum Speicherkondensator durchschalten kann Daten-Leitung D i Auswahl-Leitung 1 Auswahl-Leitung i Speicherkondensator mit der Kapazität C sp Das schaltende Element wird mit einem Transistor realisiert (Nebenstehend wird er mit dem üblichen Symbol für MOS-Transistoren dargestellt) Auswahl-Leitung imax Man kann ein Speicherelement nach der Auswahl lesen (Einwirkung der Kondensator- Ladung auf die Daten-Leitung) oder man kann es schreiben (Einwirkung der Datenleitung auf die Kondensator-Ladung) Das Lesen muss zerstörungsfrei sein, dh es darf die gespeicherte Information nicht verändern Zwischen dem Schreiben und dem Lesen darf es zu keiner Veränderung der Ladung auf dem Kondensator kommen, weil eine Veränderung eine Verfälschung der gespeicherten Information bedeutet 171

3 Strukturprinzipien von DRAM-Speicher-ICs Solange die Auswahlleitung im nicht-aktivierten Schaltzustand ist, ist der Transistor nicht leitend Leider ist das ein nicht realisierbares Ideal Sogenannte Leckströme bedingen doch eine Ladungsänderung, so dass man spätestens bis zu einer bestimmten Maximalzeit für eine Auffrischung (refresh) der gespeicherten Information sorgen muss Das Grundsymbol des Transistors wird hier für die Darstellung der beiden Schaltzustände nicht leitend bzw leitend verändert Das ist gegen die Regeln, wird aber wegen der Anschaulichkeit hier ausnahmsweise getan C sp D i Solange die Auswahlleitung im aktiven Schaltzustand ist, ist der Transistor leitend Beim Schreiben und Lesen können Ladungen zwischen der Datenleitung und dem Kondensator fließen C sp D i Maßgeblich für den Schreib- bzw Lesevorgang ist die Tatsache, dass die Datenleitung eine sog Leitungskapazität hat Legt man also eine Spannung an, so lädt sich der Leitungskondensator auf Sobald man die Leitung in keinen Stromkreis mehr einbezieht ( isoliert ), behält sie die Ladung, dh die beim Laden angelegte Spannung C Leitung C sp Auswahl-Leitung i D i Eine übliche Bezeichnung für die Versorgungsspannung ist Vcc Legt man an die Datenleitung die Spannung Vcc/2, dann lädt sich der Leitungskondensator entsprechend auf und bleibt bei Isolation in diesem Zustand Sobald der Auswahl-Transistor leitend wird und der Speicherkondensator keine Ladung enthält, werden wegen des Ladungsausgleichs Ladungen vom Leitungskondensator zum Speicherkondensator fließen Es wird sich an D i durch die Parallelschaltung der beiden Kondensatoren eine Spannung < Vcc/2 einstellen Q Leitung = C V /2 Leitung cc + + D i Q Sp = 0 Auswahl-Leitung i 172

4 Strukturprinzipien von DRAM-Speicher-ICs Angenommen, die Speicherkapazität wurde durch Anlegen der Versorgungsspannung auf Vcc aufgeladen und die Speicherkapazität ist merklich größer als die Leitungskapazität Dann ist auch die Ladung auf dem Speicherkondensator merklich größer als auf der Leitungskapazität Sobald der Auswahl-Transistor leitend wird, werden Ladungen zum Leitungskondensator fließen Es wird sich an Di durch die Parallelschaltung der beiden Kondensatoren eine Spannung > Vcc/2 einstellen Q Leitung = C V /2 Leitung cc + + D i Q Sp = C V Sp cc Auswahl-Leitung i Die Schreib/Lese-Schaltung nutzt nun die Erhöhung bzw Erniedrigung der Spannung auf der Datenleitung im Vergleich zu Vcc/2 aus, um den Speicherzustand des Speicherkondensators zu erkennen Dazu wertet sie zwei Signale aus, ein verändertes auf Di und ein unverändertes Vcc/2 auf einem Vergleich-Di C sp Auswahl-Leitung i D i Vergleich-D i Das maßgebliche Element in der Lese/Schreib- Schaltung ist ein Lese/Schreib-Verstärker D i Vergleich-D i Er wertet den Unterschied, also die Differenz zwischen der erniedrigten Spannung an Di und Vcc/2 an Vergleich-Di aus und verstärkt diese Differenz Er erniedrigt die Spannung an Di wieder auf das Bezugspotential und erhöht die Spannung an Vergleich-Di auf Vcc Der Speicherkondensator, der durch den Ladungsausgleich mit dem Leitungskondensator aufgeladen wurde, geht wieder in den ursprünglichen entladenen Zustand über Q Leitung = C V /2 Leitung cc + + Q Sp = 0 Auswahl-Leitung i Lese/Schreib- Verstärker 173

5 Strukturprinzipien von DRAM-Speicher-ICs Der Lese/Schreib-Verstärker wertet die Differenz zwischen der erhöhten Spannung an Di und Vcc/2 an Vergleich-Di aus und verstärkt diese Differenz D i Vergleich-D i Er erhöht die Spannung an Di auf die Versorgungsspannung Vcc und erniedrigt die Spannung an Vergleich-Di auf das Bezugspotential Q Leitung = C V /2 Leitung cc Q Sp = C V Sp Auswahl-Leitung i cc Der Speicherkondensator, der durch den Ladungsausgleich mit dem Leitungskondensator entladen wurde, wird wieder in ursprünglichen aufgeladenen Zustand gebracht D i Lese/Schreib- Verstärker Di und Vergleich-Di haben also zueinander inverse Schaltzustände Die Wirkung der Lese/Schreibschaltung ist sinngemäß gleich, wenn man die Speicherkondensatoren über Vergleich- Di erreichbar machen würde und Di als Vergleichssignal nähme Diese Eigenschaft kann man dazu nutzen, die Speicherkondensatoren gleichmäßig den beiden Signalleitungen zuzuordnen Erst dadurch werden die Leitungskapazitäten auf beiden Leitungen gleich, weil auch die Transistor-Schalter kapazitive Wirkung an einer Leitung haben S i C sp Auswahl-Leitung 1 /S i Die Leitungen werden hier in S i und /S i umbenannt, um die Eigenschaft der Symmetrie zu unterstreichen Das Prinzip der Differenz-Verstärkung hat also den Vorteil, dass es beim Lesevorgang den ursprünglichen Schaltzustand im Speicherkondensator wiederherstellt C sp Auswahl-Leitung 2 Aber das Prinzip hat auch einen Nachteil Der ursprüngliche Schaltzustand der beiden Leitungen S i und /S i wird verändert Bevor der nächste Lesezyklus erfolgen kann, müssen beide Leitungen wieder in den Zustand Vcc/2 gebracht werden Nach dem eigentlichen Lese-Vorgang ist ein besonderer Vorgang notwendig, der mit Vorladen (Precharge) bezeichnet wird und einen nicht unerheblichen Zeitverlust bedeutet Beim Schreiben gibt der Lese/Schreib-Verstärker auf derjenigen Leitung, über die der ausgewählte Speicherkondensator erreichbar ist, den gewünschten Schaltzustand vor, der für ein Auf- oder Entladen des ausgewählten Speicherkondensators sorgt Auf der andere Leitung erzeugt er den inversen Schaltzustand Auswahl-Leitung imax-1 C sp C sp Auswahl-Leitung imax Lese/Schreib- Verstärker Auch nach dem Schreiben ist ein Vorlade-Vorgang notwendig 174

6 Strukturprinzipien von DRAM-Speicher-ICs Bevor die Vorlade-Schaltung ergänzt wird, muss aber ein wesentlich wichtigeres strukturelles Merkmal zur Sprache kommen Bei einem Speicherzugriffszyklus legt irgendeine Einheit ein Binärwort an das Speicher- IC, das eine Dualzahl, dh die Adresse einer Speicherzelle angibt Diese Adresse muss so umgesetzt werden (Adressdekodierung), dass die zugeordnete Auswahl-Leitung aktiviert wird Danach muss der entsprechende Auswahl-Transistor leitend werden Danach muss der Ladungsausgleich stattfinden und der Lese/Schreib-Verstärker muss den Verstärkungsvorgang auf den beiden Leitungen abgeschlossen haben Wenn man diese gesamte Zeit nur dazu verwendet, um ein einziges Bit zu lesen oder zu schreiben, dann wäre das sehr ineffektiv Die Struktur eines DRAM-Speicher-IC muss hergeben, dass man bei der Auswahl mehrere Bits bereitstellen kann Das bedeutet, dass man mehrere Spalten (mit der eben entwickelten Struktur) gleichzeitig wirken lässt Das führt zu der Matrixstruktur, die für DRAMs maßgeblich ist (Bild 61) S1 /S1 Sj /Sj Sjmax /Sjmax Auswahl-Leitung 1 Auswahl-Leitung 2 Auswahl-Leitung imax-1 C sp Auswahl-Leitung imax Lese/Schreib- Verstärker 1 Lese/Schreib- Verstärker j Lese/Schreib- Verstärker jmax Bild 61: DRAM-Speichermatrix 175

7 Strukturprinzipien von DRAM-Speicher-ICs Man erkennt unschwer die Tatsache, dass mit der Aktivierung einer Auswahl-Leitung gleichzeitig die Bit-Speicherzellen einer ganzen Zeile ausgewählt werden Damit stehen zb beim Lesen gleichzeitig die Schaltzustände aller Speicherkondensatoren einer Zeile bereit Es ergeben sich folgende prinzipielle Phasen bei einem Speicherzugriff: Während der ersten Auswahlphase stellt die Speichermatrix die Schaltzustände der Speicherelemente aller Spalten einer Zeile gleichzeitig bereit Während der anschließenden zweiten Auswahlphase kann man die bereitgestellten Schaltzustände der Spalten, die in den Verstärkern gebildet wurden, zum Ausgang weitergegeben, ohne jeweils die erste Phase wiederholen zu müssen Die Struktur unterstützt also sehr wirksam einen Betrieb, bei dem eine Kette von direkt benachbarten Spalten einer Zeile hintereinander ausgewählt werden und die Zeile nur einmal ausgewählt wird, nämlich zu Beginn Ob nun ein Einzel-Zugriff oder ein Mehrfach-Zugriff erfolgt: am Ende muss mit einer Ladephase der Ladezustand der Datenleitungen wiederhergestellt werden, der zu Beginn galt, damit alle Speicherzugriffe die gleichen Anfangsbedingungen vorfinden Die Indizierung erfolgt hier, wie es in der mathematischen Literatur üblich ist Ein Element in einer Matrix-Struktur wird immer durch die Kombination eines Zeilen- und Spaltenindex identifiziert Man benutzt die Bezeichnungen i,j Die Indizes in einer Speichermatrix sind die Zeilen- und die Spaltenadresse (row address, column address) Die eigentliche Matrix der Speicherelemente muss durch Schaltungen zur Adressdekodierung und zur Bildung der Datenpfade und zum Vorladen ergänzt werden (Bild 62) Die Dekodierschaltungen erzeugen aus der entsprechenden dualen Adresse ein eindeutiges einzelnes Auswahlsignal Die Datenpfad-Schaltung schaltet gemäß Spaltenadresse beim Schreiben das binäre Signal aus dem Daten-in-Puffer zu dem zuständigen Lese/Schreib-Verstärker Beim Lesen schaltet sie den Datenpfad in umgekehrter Richtung zum Daten-out-Puffer Sobald alle Aktionen für eine ausgewählte Zeile beendet sind, kann die Vorladeschaltung die betroffenen Datenleitungen wieder in den Grundzustand bringen 176

8 Strukturprinzipien von DRAM-Speicher-ICs Spalte 1 Spalte 2 Spalte jmax Steuerung des Vorladens Zeilendekoder Vorlade- Schaltung Vcc/2 Zeile 1 Zeile 2 Zeile imax-1 Zeile imax Lese/ Schreib- Verstärker Lese/ Schreib- Verstärker Lese/ Schreib- Verstärker Din- Puffer IO- Schaltung Dout- Puffer Spaltendekoder Bild 62: DRAM-Speichermatrix (1Bit-Elemente) mit ergänzenden Schaltungen 177

9 Nicht-synchrone DRAMs: EDO-DRAMs 62 Nicht-synchrone DRAMs: EDO-DRAMs Prinzipien des Aufbaus und des Speicherzugriffs Obwohl dieser Speichertyp immer mehr an Bedeutung verliert, sind seine prinzipiellen Merkmale bemerkenswert Die Kernschaltung wird um die Interfaces zur IC-Pin-Schnittstelle ergänzt (Bild 63) MA n/2-1 MA0 R e g i s t e r n-1 n/2 Zeilenadreßdecoder n/2 2 Spalten n/2 2 Zeilen Speicherelement Kondensator RAS CAS Din R e g i s t e r n/2-1 0 Spaltenadreßdecoder Lese-/Schreib- Verstärker IO- Schaltung Puffer Puffer Dout WE WE Control Bild 63: Struktur eines 2 n x1bit EDO-DRAM-Speicher-ICs mit quadratischer Speichermatrix Da die Zeilenadresse und die Spaltenadresse nacheinander dekodiert werden, kann man sie nacheinander an die gleichen Pins anlegen Die Begleitsignale /RAS (row address select) und /CAS (column address select) geben bei ihrer Aktivierung an, welcher Adresstyp gerade angeboten wird Bei einer quadratischen Speichermatrix und einer Adresse mit n Bits, ergeben sich genau n/2 Adresspins Da man üblicherweise die Adresspins gemäß dem Exponenten des Stellengewichtes numeriert, ergibt sich die Numerierung von 0 bis n/2-1 Bei einer nicht-quadratische Matrix ist die Anzahl der Adressbits der längeren Adresse, in der Regel der Zeilenadresse maßgeblich Register sind Einheiten, die mehrere binäre Speicherelemente (Flip-Flops) enthalten, um zu einem bestimmten Zeitpunkt mehrere Bits eines Wortes gleichzeitig zu speichern Sie sind also Wort-Speicher Die angelegte Zeilenadresse verschwindet in dem Moment, wenn die Spaltenadresse angelegt wird Intern braucht man aber eine stabile Zeilenadresse, um die Zeile ausgewählt zu halten Deshalb braucht man das Zeilenadress-Register Für die Spaltenadresse gilt ähnliches Das Signal /WriteEnable legt die Übertragungsrichtung fest Sobald es im Low- Zustand ist, wird der Daten-in-Puffer aktiviert, sonst der Daten-out-Puffer 178

10 Nicht-synchrone DRAMs: EDO-DRAMs Bild 64 zeigt den prinzipiellen zeitlichen Ablauf der beteiligten Signale, wobei ein Lesezyklus als Szenario dient Zeilenadresse gültig Spaltenadresse gültig Daten gültig Vorladen zu Ende = neuer Speicherzugriff möglich Vorladen RAS CAS Zeile Spalte Adreßpins gültig Dout Bild 64: Prinzipielles Signal-Zeit-Diagramm eines DRAM-Lesezugriffs Die Phasen, in denen ein Signal einen undefinierten Zustand haben kann, sind grau gestrichelt Damit bemerkt man die entscheidende Eigenschaft, die beim DRAM-Speicherzugriff Zeit kostet: Man braucht die Zeit für zwei aufeinander folgende Auswahlphasen und Man braucht die Vorladezeit Beides entfällt beim SRAM-Speicherzugriff Deshalb ist dieser prinzipiell immer schneller Einige Begriffsdefinitionen Es ist nützlich, einige einschlägige Bezeichnungen zu kennen (Bild 65) tzyklus Vcc/2 Vcc/2 Zeile tras tcas Spalte +100mV -100mV Kondensator geladen trp Kondensator nicht geladen gültig Vorladen RAS CAS Adreßpins Spaltensignal Dout Bild 65: Maßgebliche Zeitangaben für einen DRAM-Speicherzyklus Auf den DRAM-ICs ist in aller Regel die RAS-Zugriffszeit angegeben Das ist beim Lesen die Zeitspanne vom Moment der Aktivierung des RAS#-Signales bis zum Moment, in dem das Datenbit gültig ist 179

11 Nicht-synchrone DRAMs: EDO-DRAMs Man darf diese Zeit nicht mit der Zykluszeit t Zyklus verwechseln, nach deren Ablauf man frühestens den nächsten Speicherzugriff machen kann Die Zykluszeit berücksichtigt zusätzlich die Vorlade-Zeit t RP (row precharge) und beträgt etwa das 1,8fache der RAS- Zugriffszeit Wenn man längere Zeit nicht zu einem DRAM zugreift und damit die Speicherelemente regeneriert, kommt es zur Kondensatorentladung Das erzwingt eine automatische periodische Regeneration aller Speicherelemente (ein typischer Wert ist in eine Periodendauer von 16 msec, cyclic refresh) Die vorgestellten Signal-Zeit-Diagramme zeigen eine Speicherzugriffszyklus zur Übertragung eines einzelnen Datums Jetzt soll die Übertragung eines Burst von 4 Speicherzugriffen mit konsekutiven Adressen ergänzt werden In der Speichertechnologie bezeichnet man die Menge der Speicherelemente einer Zeile auch als Page Sobald ein Burst über eine Page-Grenze hinausgeht, ändert sich die Zeilenadresse Deshalb muss wegen der Erhöhung der Zeilenadresse ein Vorgang mit neuer Zeilenauswahl zwischengeschoben werden, bevor es weitergehen kann Innerhalb einer Page ist das nicht notwendig 40nsec 25nsec 25nsec 25nsec t rp = 40 nsec RAS CAS Zeile Spalte Spalte Spalte Spalte gültig gültig gültig gültig Dout (Zahlenangaben gemäß 64 MB Unbuffered EDO DRAM HB56SW864ESN von HITACHI) Bild 66: Burst-Lesen bei einem EDO-DRAM Bild 66 zeigt ein beispielhaftes Burst-Lesen für ein EDO-DRAM (extended data out) Das ist der schnellste nicht-synchrone DRAM-Typ Man beschreibt den Vorgang eines Burst durch die Kettung der Teilzeiten, im Beispiel von Bild 66 also: Der Unterschied zwischen dem Lesen und Schreiben wird mit dem Signal /WE eingeprägt Die internen Vorgänge laufen beim Schreiben sinngemäß gleich ab wie beim Lesen EDO-DRAMs sind der Endpunkt der Speicherentwicklung für nicht-synchrone Speicher Wegen der Geschwindigkeitsvorteile haben sich aber zunehmend synchrone Speicher durchgesetzt 180

12 Statische RAM-Speicher (SRAM) 63 Statische RAM-Speicher (SRAM) SRAMs speichern je ein Bit digital in einem Flip-Flop Ein Flip-Flop ist ein binäres Speicherglied, das durch eine rückgekoppelte Transistorschaltung realisiert wird, zb durch ein Standard-Flip-Flop Die Rückkopplungen erkennt man an den gekreuzten Verbindungen zu dem Gate des jeweils anderen unteren Transistors Die beiden oberen Transistoren realisieren mit Hilfe von Transistoren ohmsche Widerstände Di und /Di (lies Di nicht) liefern zueinander inverse Schaltzustände D i + + R L R L Auswahl-Leitung i D i Die Speicherwirkung liegt im stabilen Schaltzustand der Schaltung Das erkennt man schnell an einem Fall-Beispiel Ein High-Pegel (gleich Versorgungsspannung) an Di bedeutet an /Di einen Low-Pegel (gleich Bezugspotential) Die Grundfunktion der oben eingeführten Transistoren ist: ein High-Pegel am Gate bedeutet einen leitenden Transistor, ein Low-Pegel einen nicht-leitenden Transistor Wenn die Auswahl-Leitung einen High-Pegel hat, dann sind die Auswahl-Transistoren leitend und schalten die Pegel von Di bzw /Di durch Ein High-Pegel an Di macht durch die Kopplung den rechten unteren Transistor leitend Dadurch entsteht ein Kurzschluss zum Bezugspotential Durch die Kopplung von Di auf den rechten unteren Transistor entsteht also der Low-Pegel, wie er von /Di durchgeschaltet wird Der Low-Pegel auf /Di macht den linken unteren Transistor nicht-leitend Dadurch entsteht eine Unterbrechung zum Bezugspotential Durch die Kopplung von /Di auf den linken unteren Transistor wird der High-Pegel, der von Di durchgeschaltet wird, nicht beeinflusst, also bestätigt Da die Schaltzustände der rechten und linken Transistorpaare sich durch die Kopplung gegenseitig bestätigen, bleiben sie auch in dem eingestellten Zustand, wenn man die Verbindungen zu Di bzw /Di unterbricht Wenn man während der Unterbrechung die Schaltzustände von Di und /Di umkehrt und die Auswahl-Transistoren wieder durchschaltet, wird die rückgekoppelte Schaltung ihren Schaltzustand invertieren (kippen), weil sie ja symmetrisch aufgebaut ist Wenn man die Auswahl-Transistoren wieder nicht-leitend macht, bleibt der eingestellte Schaltzustand erhalten, usw Die Eigenschaft des Kippens hat zur Bezeichnung Flip-Flop geführt Der Platzbedarf für ein SRAM-Speicherelement ist größer als der für ein DRAM- Speicherelement, da mehr Transistoren zur Realisierung notwendig sind Auf einer gegebenen Chipfläche lassen sich also mehr DRAM- als SRAM-Speicherelemente unterbringen Die maximal erreichbaren Speicherkapazitäten sind bei DRAMs deshalb grundsätzlich größer als bei SRAMs 181

13 Statische RAM-Speicher (SRAM) MA MA = = n-1 n-1 n/2 n/2 Speicherelement Flip-Flop n/2 2 Zeilen Zeilenadreßdecoder n/2 2 Spalten Din MA n/2-1= MA = 0 0 n/2-1 Schreib- Verstärker Spaltenadreßdecoder Lese- Verstärker Dout WE CS WE-CS Control WE=L, CS=L WE=H, CS=L Bild 67: Struktur eines 2 n x1bit SRAM-Speicher-ICs mit quadratischer Speichermatrix Der Vorteil von SRAMs ist, dass sie schneller sind als DRAMs: Die Adresse wird in einer Phase vollständig an das Speicher-IC gelegt Es gibt keinen Vorladevorgang, weil das Speicherelement Flip-Flop beim Speicherzugriff seinen Schaltzustand nicht ändert 182

14 Synchrone DRAMs 64 Synchrone DRAMs Die Entwicklung der synchronen Arbeitsweise Im Folgenden werden synchrone DRAMs so vorgestellt, als würde man die Chancen zu einer Verbesserung des EDO-DRAM-Konzeptes nutzen Ein Speicherzugriff zu einem EDO-DRAMs läuft immer in vier Phasen ab: Das Anlegen und Dekodieren der Zeilenadresse mit dem Einschwingen der Pegel auf den Spaltenleitungen Der Beginn der Phase wird durch die Aktivierung von /RAS festgelegt Das Anlegen und Dekodieren der Spaltenadresse Der Beginn der Phase wird durch die Aktivierung von /CAS festgelegt Beim Burst das mehrfache Durchschalten der Datenbits Die Spaltenadresse und die entsprechende Aktivierung des /CAS wird zyklisch vom Memory- Controller erzeugt Das Vorladen am Ende des Bursts, wenn der folgende Zugriff eine andere Zeile adressiert Zeile adr/dek Spalte adr/dek in/out Precharge Alle diese Phasen müssen zuerst abgelaufen sein, bevor ein neuer Speicherzugriff erfolgen kann Wo gibt es Möglichkeiten, diesen Vorgang zu verkürzen? Offensichtlich kann man den zyklischen Vorgang bei der Datenübertragung verkürzen, wenn man die Adressen beim Burst nicht einzeln überträgt, sondern nur am Anfang und danach autonom im IC inkrementiert Zeile adr/dek Spalte adr/dek in/out Precharge Die autonome zyklische Arbeitsweise lässt sich realisieren, wenn man die Schaltungen synchron zu einem Takt arbeiten lässt Durch den Takt lassen sich im IC zyklische Operationen bilden, die beim Burst eine gleichartige Übertragung jedes einzelnen Datenwortes mit minimaler Übertragungszeit gewährleisten In synchronen DRAMs laufen allen Operationen synchron zu einem Takt ab 183

15 Synchrone DRAMs Der Gesamtentwurf der synchronen DRAMs wird auf synchrone Arbeitsweise eingestellt Das begründet die Bezeichnung synchrone DRAMs, bzw SDRAMs EDO-DRAMs sind ein typisches Beispiel für asynchrone Schaltungen, die mit nicht-taktbezogenen (asynchronen) Signalflanken gesteuert werden Zeile adr/dek Spalte adr/dek in/out Precharge Synchrone DRAMs sind ein typisches Beispiel für synchrone Schaltungen, deren Operationen taktbezogen ablaufen Die Frage ist, durch welche Maßnahmen man die Pausenzeit, die man auf den Datenleitungen bis zur Übertragung des nächsten Burst warten muss, verkürzen kann Ideal wäre, wenn man unmittelbar nach dem ausgeführten Burst sofort mit dem nächsten Burst beginnen und das sinngemäß fortsetzen könnte Die Voraussetzung dafür ist, dass mehrere Funktionseinheiten ihre Aktionen gleichzeitig ausführen können, weil zu einem bestimmten Zeitpunkt nicht nur ein einziger Speicherzugriff abläuft, sondern mehrere Zeile adr/dek Spalte adr/dek in/out Precharge Eine Speichermatrix ist dann fehlerfrei nutzbar, wenn während der Gesamtzeit eines Speicherzugriffs eine stabile Zeilenadresse vorhanden ist Bezogen auf diese Matrix kann erst dann eine neue Zeile adressiert werden, wenn der aktuelle Speicherzugriff beendet ist Will man also während eines aktuellen Speicherzugriffs einen neuen Speicherzugriff starten, dann kann der sich nur auf eine andere Speichermatrix beziehen Die lückenlose Aneinanderkettung von Bursts lässt sich nur dann realisieren, wenn man im IC mehrere Speichermatrizen mit ihren zugehörigen Schaltungen vorsieht 184

16 Synchrone DRAMs Prinzipielle Strukturmerkmale zum Zwecke der synchronen Arbeitsweise Man braucht mehrere gleiche interne Speichereinheiten (bestehend aus Speichermatrix und zugehöriger Adress-Dekodier-Schaltung), die nach außen alle die gleiche Schnittstelle für den Speicherzugriff haben, aber einzeln selektiert werden können Eine interne Einheit, die nach außen mit anderen die gleiche Schnittstelle für die Speicherzugriffe hat und einzeln selektiert werden kann, wird interne Speicherbank genannt Die internen Speicherbänke sind die operativen Einheiten eines SDRAMs, die von einer Steuereinheit im Sinne der gewünschten Funktionen gesteuert werden müssen Um die Funktionen der Gesamtschaltung systematisch einzuteilen, schafft man sich ein Modell, das die steuernden Funktionen von den operativen Funktionen trennt Steuernde Signale von der IC-Schnittstelle Steuereinheit Operationseinheit Takt Die Taktsynchronität wird durch die Steuereinheit gewährleistet Sie bestimmt, in welchem Takt was zu geschehen hat Es entsteht also eine taktsynchrone Folge von Steuerschritten, die auf die angelegten äußeren Signale reagieren Die Struktur der Operationseinheit wird davon bestimmt, dass es mehrere Speicherbänke gibt Typisch sind 4 interne Speicherbänke Die Steuereinheit muss zusätzlich für die taktsynchrone Adressdekodierung und Durchschaltung der Datenpfade sorgen Übliche Taktraten sind 100MHz auf 133MHz im Rahmen der Spezifikationen PC100 und PC133 Adreßpfade Takt Speicher -bank 3 Speicher -bank 2 Speicher -bank 1 Speicher -bank 0 Steuereinheit Steuernde Signale von der IC-Schnittstelle Datenpfade Die steuernden Signale geben Steuerbefehle an die Steuereinheit an, die diese zu entsprechenden internen Aktionen umsetzt Die Steuerbefehle werden in den Signalen /WE, /RAS und /CAS verschlüsselt Takt Steuereinheit /WE /RAS /CAS weitere steuernde Signale an der IC-Schnittstelle 185

17 Synchrone DRAMs Beispiel für die befehlsgesteuerte Arbeitsweise Man nimmt die drei Signale (/WE, /RAS, /CAS) als ein Wort mit drei Bit Der Zeitpunkt der Gültigkeit des Wortes wird vom Takt bestimmt In dem Wort kann man 2 3 unterschiedliche Bitmuster angeben Jedem Wort ordnet man eine bestimmte gewünschte Funktion zu, die das SDRAM ausführen soll Das Wort wirkt dann als Steuerbefehl (command) Deshalb gibt es innerhalb der Steuereinheit eine Einheit zur Entschlüsselung der ankommenden Steuerbefehle (Command Decode) Die Commands werden im JEDEC- Standard festgelegt Der Ablauf der Steuerung auf der Basis von diesen Steuerbefehlen soll an einem Signal- Zeit-Diagramm verdeutlicht werden (Bild 68) Der Übersichtlichkeit wegen soll das Szenario auf zwei interne Speicherbänke beschränkt sein Command-Folge für Bank 0 Active Read Precharge Active Command-Folge für Bank 1 Precharge Active Read Command AKTV PRE READ AKTV READ PRE AKTV Adresse Row adr Column adr trcd(30ns) trp(30ns) Row adr CL = 3 Column adr Row adr Dout Clock (100 Mhz) Ausgabe Daten Bank 0 Ausgabe Daten Bank 1 Bild 68: Beispielhafte Command-Folgen für ein SDRAM trcd = Mindestzeit zwischen ACTV-Command mit der Übertragung der Row-Adresse und dem Command mit der Übertragung der Column-Adresse,CL = Wartezeit zwischen dem Command mit der Übertragung der Column-Adresse und dem Beginn der Übertragung der Daten Die Aktionen eines Speichers ergeben sich in der Folge der Steuerbefehle, die er erhält 1 Zeile oben: Um ein Burst-Lesen in der Bank0 zu aktivieren, braucht man der Reihe nach: ein Active-Command mit der Zeilen-Adresse; ein Read-Command mit der Spaltenadresse; ein Precharge-Command, um den nächsten Speicherzugriff auf eine andere Zeile zu ermöglichen 2 Zeile: Um ein Read-Command auf die Bank1 auszuführen, muss zuerst der vorangegangene Zugriff mit einem Precharge-Command abgeschlossen werden; dann folgt das Active-Command; dann das Read-Command Die Reihenfolge muss nun zeitrichtig gebildet werden, wobei Bank0 beginnt Zeile: Frühestens 3 Takte nach der Übertragung des Active-Command für Bank0 kann das nächste Command für die Bank0 geschickt werden, weil erst die Wirkung (trcd) abgewartet werden muss In die Lücke kann das Precharge-Command für Bank1 Auch dessen Wirkung (3 Takte) muss abgewartet werden Das Read-Command für Bank0 kann unbehindert erfolgen, danach unbehindert das Active-Command für 186

18 Synchrone DRAMs Bank1 Weitere Commands zur Ausführung des Read-Speicherzugriffs für Bank0 sind nicht notwendig Nach der Wartezeit CL (column latency = 3 Takte) erfolgt der Beginn der Burst-Übertragung Das Read-Command für Bank1 erfolgt so, dass die Bank1 sofort nach dem Ende der Übertragung von Bank0 ihre Daten überträgt Usw Die Übertragung der Datenwörter von/zum Speicher-IC erfolgt taktsynchron Dabei gibt es zwei Alternativen: ein einziges Wort pro Taktzyklus, synchron zu einer der beiden Taktflanken (Single Data Rate, SDR), und zwei Wörter pro Taktzyklus, synchron zu den beiden Taktflanken (Double Data Rate, DDR) DDR-SDRAMs Die Schnittstelle der DDR-SDRAMs soll genauer beschrieben werden: Steuereinheit Es wird ein Paar aus zwei zueinander inversen Taktsignalen zugeführt Man kann die Auswertung des Taktsignales mit CKE (clock enable) zulassen und sperren Die Steuerbefehle werden in /WE, /RAS und /CAS verschlüsselt Beim Lesen erzeugt die Steuereinheit eine Flanke des Signales DQS (data strobe), sobald die gelesenen Datenbits mit den Ausgabetreibern ausgegeben werden Beim Schreiben erwartet die Steuereinheit eine Flanke des Signales DQS, sobald die zu speichernden Datenbits an den Empfängerschaltungen zur Übernahme bereit sind Beim Schreiben kann man mit DM (data mask) die Übernahme zulassen (DM=0) oder sperren (maskieren, DM=1) Beispiel für ein DDR SDRAM CK0 /CK0 CKE /CS Das Bild 69 zeigt ein beispielhaftes DDR-SDRAM von IBM /WE /RAS /CAS Bild 69 gibt ein sehr komplexes Schaltbild wider Man kann es aber gemäß der prinzipiellen Einführung in die maßgeblichen Einheiten einteilen: Die vier internen Speicherbänke mit je einem Row-Address-Register/Decoder und je einem Column-Address-Decoder und einem Column-Address-Latch und Counter (Ein Latch ist ein Register Mit der Bezeichnung will man auf die Besonderheit der pegelsteuerten Taktung hinweisen) Der Adresspfad mit row address A0 bis A12 und column address A0 bis A9, ergibt 8192 Zeilen x 512 Spalten Dazu kommen die Signale Bank Select 0 und 1 DM DQS 187

19 Synchrone DRAMs Die Daten werden 16Bit-weise gespeichert, aber 8Bit-weise ein- bzw ausgegeben Das kommt daher, dass ein DDR-SDRAM (double-data-rate) vorliegt, das bei der positiven und der negativen Taktflanke überträgt Im Lesepfad ist das Read-Latch der Puffer zwischen der Speicher-Matrix und der Außenwelt Das Read-Latch ist die stabile Datenwort-Quelle für die Treiber (driver) auf die Schnittstelle nach außen Im Schreib-Pfad ist das Input-Latch der Puffer zwischen Außenwelt und Speichermatrix Es übernimmt das von der Empfängerschaltung kommende Datenwort und dient danach als stabile Datenquelle beim Schreiben in die Matrix Bild 69: Blockdiagramm eines DDR SDRAMs mit 256 MBit (Typ x8) von IBM In Bild 610 wird das schematische Signal-Zeit-Diagramm eines Burst-Zugriffes dieses Speicher-ICs angegeben Bild 610: Signal-Zeit-Diagramm für 2 Read-Bursts eines DDR SDRAMs (IBM) Zuerst erkennt man ein Burst-Read-Command für die Spaltenadresse n, 2 Takte später ein Burst-Read-Command für die Spaltenadresse b 188

20 Speichermodule für nicht-synchrone DRAMs (EDO-DRAMs) 65 Speichermodule für nicht-synchrone DRAMs (EDO-DRAMs) Schnittstelle von 168poligen EDO-DRAM-Speichermodulen Die 168polige Speichermodul-Schnittstelle wird im JEDEC-Standard No 21-C sowohl für nicht-synchrone EDO-DRAMs als auch für single-data-rate synchrone DRAMs spezifiziert Bild 611 zeigt die Pins, die der Adressierung und der Übertragung von 64-Bit- Datenwörtern im Falle von EDO-DRAMs dienen (x64 Version) Bild 611: Schnittstelle eines 168-poligen EDO-DRAM-Speichermoduls (JEDEC 21-C) 64 Datenpins (rot), 14 Adresspins für Zeilen- bzw Spaltenadresse (gelb), 4 Pins für die Auswahl der Speicherbank (/RAS, grün), 8 Pins für die Auswahl der Bytes (/CAS, schwarz), übrige Signale wegen Übersichtlichkeit weggelassen Ergänzende Versionen: x72 parity mode: 64 Bit Datenwort plus je einem Sicherungsbit pro Byte nach dem Parity-Sicherungsverfahren x72 ecc mode: 64 Bit Datenwort plus 1 Byte error correcting code x80 ecc mode: 64 Bit Datenwort plus 2 Byte error correcting code 189

21 Speichermodule für nicht-synchrone DRAMs (EDO-DRAMs) Der Zweck des Auszuges in Bild 611 ist, folgende Hauptmerkmale der Schnittstelle überprüfbar zu machen: DQ 0 bis DQ 63 : Die Datenwortbreite ist 64 Bit A 0 bis A 13 : Die ausgewiesenen Memory-Adress-Pins erlauben für jeden Speicher-IC einen Adressierungsumfang von bis zu 256 M (2 14 x 2 14 ) /RAS0 bis /RAS3 und /CAS0 bis /CAS7: Die Select-Signale (Auswahl-Signale) dienen dazu, die Speicher-ICs auf dem Modul auszuwählen, die das übertragene Datenwort beim Schreiben speichern bzw beim Lesen abgeben sollen Der prinzipielle Aufbau der EDO-DRAM-Speichermodule Man braucht die Datenbits mehrerer Speicher-ICs, um ein Datenwort von 64 Bit zusammenzusetzen Man verwendet Speicher-ICs, die mehr als ein Bit pro Zugriff verarbeiten, zb 4 oder 8 oder mehr Im folgenden wird eine Struktur auf der Basis von ICs mit 4 Bit entwickelt Beim Typ x4 braucht man 16 ICs Die Daten-In/Out-Pins der Speicher- ICs werden den Datenkontakten an der Modulschnittstelle eindeutig und unveränderlich zugeordnet, realisiert durch entsprechende Leiterbahnen DQ0 x4 Low order Hälfte des Speicherwortes DQ32 High order Hälfte des Speicherwortes Die Speicher-ICs bilden eine Gruppe, weil bei einem Speicherzugriff alle gleichzeitig ausgewählt und aktiv werden DQ31 DQ63 Eine solche IC-Gruppe wird Speicherbank genannt Zum Vergleich: Die internen Speicherbänke in synchronen DRAMs haben die gleiche Eigenschaft: sie verfügen auch über alle Mittel, die mit einem Speicherzugriff zusammenhängenden Aktionen gleichzeitig zu anderen Speicherbänken auszuführen Der hier besprochene Typ von Speicherbank wird auf der Ebene der Speichermodule definiert Man kann ihn deshalb als Modul-Speicherbank bezeichnen Nutzt man die Vorder- und die Rückseite einer Modul-Platine für die Bestückung mit ICs aus, so kann man - bei passendem IC- Flächenbedarf - zwei Speicherbänke pro Modul realisieren Beide Speicherbänke nutzen dieselben Datenpins DQ0 x4 DQ32 DQ31 DQ63 Bank 0 Bank 1 Bank 0 Bank 1 190

22 Speichermodule für nicht-synchrone DRAMs (EDO-DRAMs) Die Auswahl der ICs einer Speicherbank erfolgt über die /RAS- Signale Je Halbwort einer Speicherbank wird ein /RAS-Signal auf der Modul- Schnittstelle vorgesehen DQ0 /RAS0 x4 /RAS1 DQ32 /RAS2 /RAS3 Die Möglichkeit, Halbworte auszuwählen, soll die Modul-Schnittstelle auch noch für PC-Systeme mit 32-Bit- Speicherwortbreite anwendbar machen: ein heute unwichtige Eigenschaft DQ31 DQ63 Bank 0 Bank 1 Bank 0 Bank 1 Um den Effekt der gleichzeitigen Auswahl der beiden Halbworte zu erreichen, erzeugt man (durch Kurzschließen) auf dem Motherboard ein gemeinsames Auswahlsignal für die beiden Worthälften einer Speicherbank Merkmal der Leitungen auf dem Motherboard DQ0 /RAS0 x4 /RAS1 DQ32 /RAS2 /RAS3 DQ31 DQ63 Bank 0 Bank 1 Bank 0 Bank 1 Die 8 /CAS-Signale dienen dazu, ein oder mehrere Bytes aus einem 64-Bit-Wort auszuwählen Die Zahl der ICs, die ein Byte zusammensetzen, ist vom IC-Typ abhängig /CAS0 DQ0 /CAS1 /RAS0 x4 /RAS1 /CAS4 DQ32 /CAS5 /RAS2 /RAS3 /CAS0 gilt für die ICs, die DQ0 bis DQ7 zugeordnet sind, /CAS1 für die, die DQ8 bis DQ15 zugeordnet sind, usw /CAS2 /CAS3 /CAS6 /CAS7 DQ31 DQ63 Bank 0 Bank 1 Bank 0 Bank 1 Bild 612 zeigt ein konkretes Beispiel Die Funktion der Übertragungsrichtung wird auf zwei Signalen angegeben: /WE0 und /WE2 /OE0 und /OE2 (output enable) sind Steuersignale, die zulassen oder verhindern, dass das IC Datenbits auf DQi ausgibt 191

23 Speichermodule für nicht-synchrone DRAMs (EDO-DRAMs) Bild 612: Struktur eines 64 MB EDO DRAM DIMM (HITACHI HB56SW864ESN) Ein JEDEC-Modul kann charakteristische Merkmale (Zugriffszeiten, Kapazität usw) offenbaren Das ist bei der Initialisierung eines Computersystemes wichtig Dann adressiert der Memory-Controller das Modul über die Pins SA0-SA2 und erhält über den Pin SDA einen seriellen Bitstrom, der diese Merkmale in einem bestimmten Format enthält Die Merkmale sind in nicht löschbarer Form auf dem Modul gespeichert Zur Synchronisierung des Bitstromes wird auf SCL ein Taktsignal vorgegeben Bei der gegebenen Speicherkapazität von 64MByte und einer IC-Zahl von 32 ergibt sich für jedes IC eine Kapazität von 16 MBit Kennt man den IC-Typ, hier x4bit, dann ergibt sich für jeden IC 4Mx4Bit Für den Adressierungsumfang von 4M braucht man 22 Adressbits Die hier verwendeten ICs haben eine nicht-quadratische Matrix Die Row-Adresse aktiviert die Adressbits A0 bis A11, die Column-Adresse die Adressbits A0 bis A9 192

24 Speichermodule für synchrone DRAMs (SDR) Die Chipsätze sind so konzipiert, dass man ein Motherboard wahlweise entweder mit EDO- DRAM-Modulen oder mit SDRAM-Modulen bestücken kann Es ist sinnvoll, die Signale, die in beiden Fällen dieselbe Funktion haben, auch auf denselben Pins zu realisieren 66 Speichermodule für synchrone DRAMs (SDR) Schnittstelle von 168poligen SDRAM-DIMMs Bild 613: Schnittstelle eines 168-poligen SDRAM-Speichermoduls (JEDEC 21-C) 64 Datenpins (DQ0-DQ63, rot), 14 Adresspins für Zeilen- bzw Spaltenadresse (A0-A13, gelb), 4 Pins für die Auswahl der Modul-Speicherbank (/S0-/S3, grün), 2 Pins für die Auswahl der internen Speicherbank (BA0, BA1), 8 Pins für die Auswahl der Bytes (/DQMB0-DQMB7, schwarz), Steuerbefehle (/WE, /RAS, /CAS, blau), Taktsignale (CK0-CK3), übrige Signale weggelassen 193

25 Speichermodule für synchrone DRAMs (SDR) Vergleicht man mit Bild 611, so erkennt man, dass alle dort festgelegten Pin-Funktionen auch hier gelten, bis auf die Adressbits A11, A12 und A13 Für synchrone DRAMs sind ua zusätzlich noch die Signale zur Übertragung der Steuerbefehle (/WE, /RAS, /CAS) und Taktsignale zu berücksichtigen Der prinzipielle Aufbau von SDRAM-DIMMs Im folgenden werden Beispiele vom Typ x8 genommen Die Selektion der Modul- Speicherbänke erfolgt intern halbwortweise mit den Signalen /S0-/S3, die auch oft mit /CS0 bis /CS3 bezeichnet werden /S0 und /S2 dienen der Auswahl der ersten Datenbank, /S1 und /S3 dienen der Auswahl der zweiten Datenbank /DQMB0 DQ0 /DQMB1 /DQMB2 /DQMB3 DQ31 /S0 /S2 /DQMB4 DQ32 x8 /DQMB5 /DQMB6 /DQMB7 DQ63 Bank 0 Bank 0 /DQMB0 DQ0 /S0 x8 /S1 /DQMB4 DQ32 /S2 /S3 /DQMB1 /DQMB5 /DQMB2 /DQMB6 /DQMB3 /DQMB7 DQ31 DQ63 Bank 0 Bank 1 Bank 0 Bank 1 Bild 614 zeigt ein konkretes Beispiel mit einer Speicherkapazität von 256 MB(yte) Jedes IC hat eine Kapazität von 16 Mx8Bit = 128 MBit Da jedes IC 4 interne Speicherbänke enthält, hat eine Speicherbank einen Adressierungsumfang von 4M, für den man 22 Adressbits braucht Die hier verwendeten ICs haben eine nicht-quadratische Speichermatrix Die Row-Adresse aktiviert die Adressbits A0 bis A11, die Column-Adresse die Adressbits A0 bis A9 Die doppelte Modul-Speicherkapazität von 512 MByte erhält man mit ICs der doppelten Kapazität von 32 Mx8Bit = 256 MBit Jede interne Speicherbank der ICs hat dann die doppelte Anzahl von Zeilen, dh die Zeilenadresse belegt die Bits A0-A12 (ELPIDA EBS25UC8APFA) 194

26 Speichermodule für synchrone DRAMs (SDR) Bild 614: 256 MByte SDRAM DIMM mit 128 MBit-ICs (Typ x8) (ELPIDA M-4532CD646) Unbuffered Speichermodule gegenüber registered Speichermodulen Alle Module, die bisher als Beispiel dienten, waren vom Typ unbuffered Das bedeutet, dass die Änderungen der Signale in das Modul hinein gegeneinander Laufzeitunterschiede aufweisen Das Gleiche gilt auch für die Signale aus dem Modul heraus Will man, dass die Signale sich nur zu dedizierten Zeitpunkten ändern, dann muss man in die Signalpfade taktgesteuerte Register schalten Signaländerungen ergeben sich dann nur bei den aktiven Taktflanken Bild 615 gibt ein Beispiel für ein 2GByte-Modul mit 256MBit-SDRAM-ICs vom Typ x2 Die internen Speicherbänke haben einen Adressierungsumfang von 32M Sie arbeiten konkret mit 13 Adressbits für die Zeile und 12 Adressbits für die Spalte 195

27 Speichermodule für synchrone DRAMs (SDR) Bild 615: 2GByte Registered SDRAM DIMM mit 256 MBit-ICs (Typ x2) (ELPIDA EBS21RC2ACNA) Alle zugriffsbezogenen Signale sind durch das Register gepuffert Das Register wird mit einem Taktsignal getaktet, das durch einen PLL aus CLK0 auf dem Modul erzeugt wird Registered SDRAM DIMMs unterscheiden sich an der Modulschnittstelle von den nicht gepufferten dadurch, dass ein Signal REGE (register enable) hinzukommt Das Modul kann im unbuffered mode (REGE=0) und im buffered mode (REGE=1) betrieben werden 196

28 Speichermodule für synchrone DRAMs (DDR) 67 Speichermodule für synchrone DRAMs (DDR) Schnittstelle von 184poligen DDR-DIMMs Der Vergleich der DIMM-Schnittstellen ist mit Tabelle 61 und Tabelle 62 möglich Tabelle 61: Pin-Funktionen der 184-poligen Schnittstelle von DDR-SDRAM-DIMMs Tabelle 62: Pin-Funktionen der 168-poligen Schnittstelle von SDR-SDRAM-DIMMs Man erkennt folgende Unterschiede: die Erweiterung um das Adressbit A13, die Erweiterung um die Data-Strobe-Signale DQS0-DQS8 und DQS9-DQS17 die Änderung der Zuführung der Taktsignale: anstelle der Taktsignale CK0-CK3 nur noch ein Taktsignalpaar: CK0 und sein inverses /CK0 die Änderung der Stromversorgung, das Wegfallen von REGE (dh der Auswahl des unbuffered und buffered mode im Register), dafür die Möglichkeit des Rücksetzens des Registers mit RESET 197

29 Speichermodule für synchrone DRAMs (DDR) Beispiel für ein DDR-SDRAM-DIMM mit 184poliger Schnittstelle Bild 616: 1 GByte Registered DDR-SDRAM DIMM mit 256 MBit-ICs (Typ x4) (ELPIDA HB54R1G9F2-A75B/B75B/10B) Das Maskieren kann man in dieser Anordnung dadurch erreichen, dass man gezielt bei den gewünschten i die Strobe-Flanken DQSi und DQS(i+9) verhindert (memory controller) 198

30 Speichermodule für synchrone DRAMs (DDR) Die Flanken der Data-Strobe-Signale begleiten das Durchschalten der Datenbits Bild 617 zeigt dies beispielhaft für lesende Burst-Alternativen der Speicher-ICs, die auf dem Modul-Beispiel eingesetzt werden (ELPIDA HM B) Bild 617: Timing-Diagramm für Lese-Bursts mit 2, 4 oder 8 Speicherwörtern DQS wird um die Zeit trpre vor der ersten DQS-Flanke aus dem hochohmigen Zustand gebracht und um die Zeit trpst nach der letzten DQS-Flanke wieder in den hochohmigen Zustand gebracht Nach dem Übergang einer Data-Strobe-Flanke ist das gelesene Datenwort gültig Für das Speichern (Schreiben) gilt sinngemäß das Gleiche Wird keine DQS-Flanke vom Memory-Controller geliefert wird oder sie wird geliefert und das Maskenbit DM ist 0, dann wird nicht geschrieben 68 Die Umsetzung der Hostadressen in die Speichermodul-Adressen Die Adressierung der Speicherwörter Üblicherweise ist die kleinste Einheit, die im Speicher außerhalb eines Prozessors identifizierbar ist, ein Datenwort der Länge 8Bit, also ein Byte Alle Prozessoren, die auf Kompatibilität zu vorausgegangenen Generationen achten, berücksichtigen die Adressierung von Bytes, weil sie für die erste Prozessorgeneration galt Intel-Prozessoren halten diese Eigenschaft für alle Generationen durch Wenn man den Speicher, den man außerhalb des Prozessors byteweise eindeutig erreichen will, dann muss man ihn byteweise einteilen und durchnumerieren Damit schafft man den Adressraum der sog Hostadressen 199

31 Die Umsetzung der Hostadressen in die Speichermodul-Adressen Im Falle der PENTIUMx-Prozessoren gibt es 2 32 unterschiedliche Adresswerte zur Adressierung von Bytes Der Adressraum für die Speicherwörter richtet sich danach, wie viele Bytes ein Speicherwort umfasst, die bei einem Speicherzugriff zusammen adressiert und übertragen werden Das sind in den aktuellen Computersystemen 8 Byte Damit dienen die drei low-order Bits 0 bis 2 nur der Byte-Adressierung innerhalb eines Speicherwortes Host-Gesamtadresse Die drei low-order Adressbits werden in die Signale für die Byte- Selektion gewandelt Die Wandlung kann im Prozessor oder im Memory-Controller geschehen Umwandlung dual in Einzelsignale Für die Adressierung der 64Bit-Speicherwörter sind nur die Hostadressbits 3 bis n zuständig n /CAS0 3 /CAS7 Die Adressierung der Zeilen und Spalten in einer Speichermatrix Die low order Adressbits dienen der Adressierung der Spalten (columns) Die Anzahl der Spalten pro Zeile ist für jedes Modul eine charakteristische Größe Sie wurde oben mit jmax bezeichnet 2+ld(jmax) 2+1 Die higher order Adressbits dienen der Adressierung der Zeilen (rows) Die Anzahl der Zeile ist für jedes Modul eine charakteristische Größe Sie wurde oben mit imax bezeichnet 2+ld(jmax n )+ld(i max) 2+ld(jmax) 2+1 Die Hostadressbits zur Angabe der Spalten- und der Zeilenadresse werden nacheinander über die entsprechenden Adresspins der Speichermodulschnittstelle an die entsprechenden Schnittstellen der Speicher-ICs angelegt Es sind die Adressen zur Identifizierung der Speicherwörter innerhalb einer Speicherbank Die höherwertigen Hostadressbits dienen dann zur Adressierung der Speicherbänke 2+ld(jmax n )+ld(i max) 2+ld(jmax)

32 Die Umsetzung der Hostadressen in die Speichermodul-Adressen Diskussion eines beispielhaften Anwendungsfalles mit EDO-DRAM-Modulen Nun soll ein konkreter Fall mit dem beispielhaften 64MByte EDO-DRAM-Modul diskutiert werden Die Column-Adresse umfasst 10 Bit, die Row-Adresse 12 Bit Jedes Modul hat zwei Speicherbänke Auf dem Motherboard soll es 3 Steckplätze für Module geben Die Hostadressbits 25, 26 und 27 werden für die Adressierung der Speicherbänke verwendet Sie sind für die Bildung der /RAS-Signale zuständig n Die Umsetzung der Hostadresse in die Row- und Column-Adresse ist Aufgabe des Memory- Controllers Er ist auch für die Bildung der /RAS-Signale zuständig Angenommen, jede Speicherbank hat eine Speicherkapazität von 4Mx64Bit-Wörtern und ihr individueller Adressraum wird mit den Hostadressbits 3 bis 24 (22 Adressbits für 4M) gebildet Dann müssen bei der Adressierung die Adressbits 25, 26 und 27 eindeutig die zugeordnete Speicherbank auswählen Dazu dient eine eindeutige Zuordnung, z B: Aktiviertes Zugeordneter Hostadressbereich Zugeordnete Speicherbank Auswahlsignal ras0# 0 bis 32MByte Speicherbank 0, Steckplatz 1 ras1# 32 bis 64MByte Speicherbank 1, Steckplatz 1 ras2# 64 bis 96MByte Speicherbank 0, Steckplatz 2 ras3# 96 bis 128MByte Speicherbank 1, Steckplatz 2 ras4# 128 bis 160MByte Speicherbank 0, Steckplatz 3 ras5# 160 bis 192MByte Speicherbank 1, Steckplatz 3 Tabelle 63: Zuordnung der Hostadressbereiche zu den Speicherbänken und zu den Auswahlsignalen im beispielhaften Anwendungsfall Die Tabelle enthält die Zuordnung der Auswahl-Signale /ras, die der Memory-Controller bei einem Speicherzugriff gemäß der Adresszuordnung aus der angelegten Hostadresse erzeugt Diese Signale werden nun durch Leitungen fest mit den zugeordneten /RAS-Pins der Modulschnittstellen verbunden Beim Hochfahren des Systems werden nacheinander die Speicherkapazitäten der Module in den Steckplätzen gelesen Der Memory-Controller sieht für je eine Speicherbank ein Register vor (boundary register), in das der Wert der maximalen Hostadresse eingetragen wird, der zu der Bank gehört Das entspricht den jeweiligen Maximalwerten in Tabelle 63 Der Memory- Controller vergleicht die angelegte Adresse nacheinander mit den Höchstwerten und kann so eindeutig feststellen, in welchem Bereich die Adresse liegt, dh welches ras-signal er zu aktivieren hat Es können auch Module mit unterschiedlichen Kapazitäten gesteckt sein 201

33 Die Umsetzung der Hostadressen in die Speichermodul-Adressen Steckplatz 1 Memory Controller ras0# ras1# ras2# ras3# ras4# ras5# RAS0# RAS2# Bank0 RAS0# RAS2# Bank0 RAS0# RAS2# Bank0 RAS1# RAS3# Bank1 Steckplatz 2 RAS1# RAS3# Bank1 Steckplatz 3 RAS1# RAS3# Bank1 Bild 618: Leitungsschema der Row-Address-Select-Signale Die Adressierung der internen Speicherbänke in SDRAMs Das Konzept der Zuordnung muss berücksichtigen, dass man auf dem Speichermodul interne und externe Speicherbänke unterscheiden muss Man kann den Adressraum für die Speicherbänke nun so aufteilen, dass die niederwertigeren Adressbits für die internen Bänke zuständig sind, und die höherwertigen für die externen 2+ld(jmax)+ld(i max) n 2+ld(jmax) 2+1 Für die internen Speicherbänke Für die Speicherbänke auf den Modulen Beispiel: Die SDRAM-ICs haben je eine Kapazität von 256 MBit (Typ x8) bei 4 Speicherbänken Dann hat jede interne Speicherbank einen Adressierungsumfang von 8M, der mit 23 Adressbits realsiert wird: 3-23 Die 4 internen Speicherbänke könnte man mit den Hostadressbits 25 und 26 adressieren n 25 BA 0 BA 1 Das ist ein naheliegendes Konzept, aber noch nicht das beste 12 3 Es ist eine nachgewiesene Tatsache, dass Programme überwiegend Befehlsfolgen durchlaufen, die in aufeinander folgende Speicherzellen abgelegt sind Das Gleiche gilt für den Zugriff zu Daten Die Chance, dass man die Adresse nur einfach inkrementieren muss, um das nächste Befehlswort oder Datenwort, das zu verarbeiten ist, zu adressieren, ist sehr groß Dann muss man aber alles tun, um die Zeilen (Speicher- 202