Tutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister

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1 Tutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister Prof. Dr.-Ing. Michael Karagounis Dipl.-Ing. Rolf Paulus

2 1. Motivation Das Ziel dieses Laborversuchs ist es, den Entwurf von taktsensitiven always Blöcken in Verilog zu üben. Schaltwerke wie Zustandsmaschinen, Zähler, Schieberegister und ähnliche Funktionsblöcke nutzen neben kombinatorischer Logik auch Flip Flops, also getaktete Speicher, die nur bei der steigen oder nur bei der fallen Flanke des Taktsignals ihren Zustand verändern. In Verilog werden getaktete Speicher durch always Böcke beschrieben, die besondere Schlagworte für die Erkennung von Taktflanken nutzen. In diesem Laborversuch werden Sie ein zyklisches 8-Bit-Schieberegister realisieren, welches auf die positive Flanke eines Taktsignals reagiert und über einen low-aktiven asynchronen Reset verfügt. Seite 2 von 6

3 2. Getaktete Always Blöcke in Verilog Schaltungen, die Flip-Flops, d.h. getaktete Speicher, nutzen, werden in Verilog durch always Blöcke beschrieben, die nur das Taktsignal und gegebenenfalls das Signal für einen asynchronen Reset in der Sensitivity List beinhalten. Dementsprech wird der always Block nur ausgeführt, wenn das Takt- oder das asynchrone Resetsignal sich verändert. Flip-Flops reagieren jedoch nicht auf die Pegel des Taktsignals sondern auf Flanken, d.h. Übergänge von einem Pegel auf einen anderen Pegel. Für die Erkennung einer positiven Flanke, also einem Übergang von einem Low-Pegel zu einem High-Pegel, kann das Schlagwort posedge verwet werden. In gleicher Weise wird für die Erkennung einer negativen Flanke, also einem Übergang von einem High-Pegel zu einem Low-Pegel, das Schlagwort negedge genutzt. Ein always kann nur auf ein einziges Taktsignal reagieren und kann entweder nur auf die steige oder nur auf die falle Flanke des Taktsignals sensitiv sein. --FF sensitiv auf steige Taktflanke ohne Reset (posedge clk) --FF sensitiv auf falle Taktflanke ohne Reset (negedge clk) Flip-Flops mit asynchronem Reset reagieren auf den Pegel des Resetsignals. Bei low-aktivem Reset wird das Flip-Flop solange zurückgesetzt, wie das Resetsignal den Pegel Low besitzt. Bei high-aktivem Reset wird das Flip-Flop solange zurückgesetzt, wie das Resetsignal den Pegel High besitzt. Das Resetsignal besitzt hierbei eine höhere Priorität als das Taktsignal. Demnach wird bei aktivem Resetsignal das Flip- Flop zurückgesetzt, auch wenn sich zwischenzeitlich Flanken auf dem Taktsignal einstellen. Diese Priorisierung wird in der Verilog-Beschreibung dadurch kenntlich gemacht, dass die erste Anweisung im always Block immer eine if-abfrage auf den Pegel des Reset-Signals ist. Dieser if-abfrage schließt sich dann als nächstes immer eine else-klausel an, in der die restlichen Anweisungen des always Blockes befinden. Außerhalb der else Klausel sollten keine weiteren Anweisungen eingefügt werden. Das asynchrone Resetsignal wird auch in die Sensitivity Liste aufgenommen. Da bei Verilog flanken- und pegelsensitive Signale in der Sensitivity-List nicht gemischt werden dürfen, wird dem Resetsignal auch ein Flankenschlagwort zugeordnet und zwar posedge bei high-aktivem und negedge bei low-aktivem Reset. Nichtsdestotrotz wird das Reset Signal pegelsensitiv und nicht flankensensitiv ausgewertet. // Steige Taktflanke // Asynchronesl low aktives Reset (posedge clk or negedge rst) if (!rst) y<=0; else //Falle Taktflanke // Asynchrones High aktives Reset (negedge clk or posedge rst) if (rst) y<=0; else Seite 3 von 6

4 3. Blocking und Nonblocking Statementes in getakteten Blöcken Wie bereits erwähnt verfügt Verilog über zwei Operatoren für die Wertezuweisung innerhalb von always Blöcken. Blocking Assignments, welche durch das Gleichheitszeichen = gekennzeichnet sind, werden sequentiell d.h. nacheinander ausgeführt. Der rechtseitige Ausdruck der Zuweisung wird interpretiert und sofort dem Signal zugewiesen, welches auf der rechten Seite des Gleichheitszeichen steht. Erst anschließ wird die nächste Zuweisung ausgewertet. Non-Blocking Assignments werden durch den Zuweisungsoperatore <= kenntlich gemacht. Die rechtsseitige Ausdrücke aller Non-Blocking Assignments im always Block werden gleichzeitig interpretiert. Sobald alle rechtseitigen Ausdrücke ausgewertet worden sind und das Ende des always Blocks erreicht worden ist, erfolgt die gleichzeitige d.h. parallele Ausführung aller Zuweisungen. Gerade bei sequentieller Logik d.h. bei getakteter können sich durch die verschiedenartige Interpretation der Zuweisungen auch unterschiedliche Ergebnisse einstellen, was durch das folge Beispiel demonstriert werden soll. module nonblocking(in, clk, out); input in, clk; output out; reg q1, q2, out; (posedge clk) q1 <= in; q2 <= q1; out <= q2; module module blocking(in, clk, out); input in, clk; output out; reg q1, q2, out; (posedge clk) q1 = in; q2 = q1; out = q2; module In linkem Bespiel wird mit der steigen Tanktflanke das Eingangssignal in in das Flip-Flop q1 geschrieben. Parallel also gleichzeitig wird das Ausgangssignal des FlipFlops q1 in das Flip-Flop q2 und das Ausgangssignal des Flip-Flops q2 in das Flip-Flop out geschrieben. Da die Zuweisung gleichzeitig passiert, liegen an den Flip-Flop Ausgängen noch die Werte an, welche in den Flip-Flops vor Erscheinen der steigen Taktflanke gespeichert waren und werden von dem jeweiligen nachgeschaltete FlipFlop übernommen. Die Verilog Beschreibung verhält sich demnach wie die folge Schaltung. in q1 q2 out D Q D Q D Q clk Seite 4 von 6

5 Im rechten Beispiel werden die Zuweisungen nacheinander interpretiert d.h. zuerst wird das Eingangssignal in in das Flip-Flop q1 übernommen und das Ausgangssignal mit dem neuen Wert von in überschrieben. Anschließ wird der neue Wert von q1 in das FlipFlop q2 geschrieben und das Ausgangssignal mit dem neuen Wert von q1, der dem Wert von in entspricht, überschrieben. Zuletzt wird der neue Wert von q2 in das FlipFlop out übernommen und das Ausgangssignal des FlipFlops auf den neuen Wert von q2, welcher dem Wert von q1 und letztlich dem neuen Wert von in entspricht, aktualisiert. Die Verilog Beschreibung verhält sich dementsprech wie die folge Schaltung, welche aus einem einzigen FlipFlop besteht. q1 in D Q q2 out clk 4. Bitschiebeoperation Bitschiebeoperationen können in Verilog auf zwei verschiedene Arten und Weisen durchgeführt werden. Der Operator << führt eine Schiebeoperation nach Links um die gewünschte Anzahl an Bits aus und füllt die frei werden Bits eines Registers mit Nullen nach. Der Operator >> führt eine Schiebeoperation nach Rechts um die gewünschte Anzahl an Bits aus und füllt die frei werden Bits eines Registers mit Nullen nach. Die gleiche Funktionalität kann mit Hilfe des Konkatinierungsoperators {} und der selektiven Auslese eines Registerteils und wieder Zuweisung auf das Register erreicht werden. reg [7:0] shiftreg; always@(*) shiftreg = shiftreg << 1; shiftreg = shiftreg >> 1; reg [7:0] shiftreg; always@(*) shiftreg = {shiftreg[6:0],0}; shiftreg = {0,shiftreg[7:1]} ; Seite 5 von 6

6 5. Aufgabenstellung Richtung der Schiebeoperation LED(7) LED(6) LED(5) LED(4) LED(3) LED(2) LED(1) LED(0) RST CLK SR(7) SR(6) SR(5) SR(4) SR(3) SR(2) SR(1) SR(0) LD SW(3) SW(2) SW(1) SW(0) Ihre Aufgabe besteht darin, ein 8-Bit-Schieberegister in Verilog zu entwerfen, welches mit jeder positiven Taktflanke die Bits im Register um jeweils eine Position nach links, d.h. von einer niederwertigen Position zu einer höherwertigen Position, schiebt. Das hochwertigste Bit des Schieberegisters wird dabei auf das niederwertigste Bit zurückgeführt (Rotate). Wenn das Signal LD gesetzt ist, erfolgt keine Schiebeoperation. Stattdessen werden mit der positiven Taktflanke die aktuellen Kippschalterstellungen in die niederwertigsten vier Bits des Schieberegisters geschrieben. Das Schieberegister soll über ein asynchrones high-aktives Resetsignal verfügen, dass die Registerinhalte auf Null zurücksetzten kann. Um die Registerinhalte beobachten zu können, werden die Bits des Schieberegisters mit den LEDs des Boards verbunden. Das Taktsignal CLK, das Resetsignal RST und das LD-Signal sollen durch Taster auf dem Board gespeist werden. 1. Schreiben Sie ein Verilog-Modul, welches die oben beschriebene Funktionalität implementiert. 2. Schreiben Sie eine Testbench, die die Funktionalität des Moduls prüft und führen Sie die Simulation durch. 3. Implementieren Sie ihr Design auf dem FPGA und prüfen Sie die Funktionalität. Schreiben Sie die folge Zeile in ihre xdc Datei, um Probleme mit dem Pin des Taktsignals zu lösen: set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets CLK] Seite 6 von 6