1 Entwurf und Verhalten einfacher, synchroner Automaten
|
|
|
- Heinrich Dieter Glöckner
- vor 5 Jahren
- Abrufe
Transkript
1 1 Entwurf und Verhalten einfacher, synchroner Automaten 1.1 Vergleich der Automatenstrukturen Mealy-Automat Rückkopplung des aktuellen Zustands Mealy-FSM I Externe Eingänge Übergangsschaltnetz Z + Zustands- Register Z I Ausgangsschaltnetz O CLK Beim Mealy-Automaten gilt: Z + = f (E, Z) und O = f Mealy (I, Z) 1-1
2 Moore- und Medvedev-Automaten Beim Moore- Automaten gilt: Z + = f (E, Z) und O = f Moore ( Z) Moore-FSM I Externe Eingänge Rückkopplung des aktuellen Zustands Übergangsschaltnetz Z + Zustands- Register Z Ausgangsschaltnetz O Der Medvedev- Automat ist ein Moore- Automat, bei dem die Ausgänge den Zustands- Flipflops entsprechen: Z + = f (E, Z) und O = Z Medvedev-FSM I Externe Eingänge CLK Übergangsschaltnetz Z + Zustands- Register CLK Z O 1-2
3 1.2 Entwurfsmethodik 1. Erstelle eine mnemonische Folgezustands- und Ausgangstabelle entsprechend der Aufgabenstellung. Ggf. kann zuerst auch ein Zustandsdiagramm erstellt werden. 2. Minimiere die Anzahl der Zustände 3. Wähle eine Menge von Zustandssignalen und ordne diesen die mnemonischen Zustände zu. 4. Wähle einen Flipflop-Typ für die Hardware- Realisierung (meistens D-FF). 5. Stelle Folgezustands- und Ausgangstabellen für die Zustands- bzw. Ausgangssignale auf. 6. Minimiere die Folgezustands- und Ausgangsfunktionen 7. Analysiere möglicherweise vorhandene Pseudozustände 8. Zeichne einen Schaltplan 1-3
4 Beispiel: Impulsfolgeerkennung In einem seriellen, 2 Bit breiten Datenstrom soll die Impulsfolge am Eingang E =...,01,11,10,... erkannt werden und am Ausgang A des taktsynchronen Automaten mit einer '1' für die Dauer einer Taktperiode quittiert werden. Andernfalls soll der Ausgang '0' sein. Die Starteingangsimpulse können länger, als einen Takt anliegen. Nachfolgend werden die einzelnen Entwurfsschritte für eine Realisierung als Moore- und als Mealy-Automat erläutert (Zunächst ohne Zustandsminimierung). Für beide Varianten wird ein synthesefähiges VHDL-Modell erstellt. Das Zeitverhalten bei der Bildung des Folgezustands sowie des Ausgangssignals wird für beide Varianten analysiert. 1-4
5 Ansatz: Moore-Automat Zustände: Z0 : Anfangszustand, warte auf E="01". Dies ist der Zustand nach RESET Z1: E="01" wurde erkannt, warte auf "11" Z2: E="11" wurde erkannt, warte auf "10" Z3: E="10" wurde erkannt, gebe A='1' aus. Z0 Reset Z1 Z3 Z2 1-5
6 Zustandscodierung und Folgezustands- bzw. Ausgangstabellen zur Impulserkennung Z0 Z 1 Z 0 E 1 E 0 Z Z 0 + A Heuristischer Ansatz für die Zustandscodierung: Zustand Z 1 Z 0 Z0 Z1 Z2 Z Z Z Z
7 KV-Minimierung der Übergangs- und Ausgangsschaltnetze Z 0 + : Z 1 + : A: Z 0 + =... Z 1 + =... A=
8 VHDL-Modell des Moore-Automaten Zusätzliche Anforderung: Das Fortschreiten des Automaten soll dann erfolgen, wenn das zusätzliche Freigabesignal ENABLE = '1' ist. Einfachster Ansatz: Drei Funktionsblöcke des Moore-Modells mit je einem Prozess beschrieben. entity FSM_1_MOORE is port( CLK, RESET, ENABLE : in bit; -- sekundäre Eingangssignale E : in bit_vector(1 downto 0); -- Eingangsvektor A : out bit ); -- Ausgangssignal end FSM_1_MOORE; architecture SEQUENZ of FSM_1_MOORE is type ZUSTAENDE is (Z0, Z1, Z2, Z3); -- Aufzählungstyp signal ZUSTAND,FOLGE_Z: ZUSTAENDE ; -- Prozess-Kommunikation Z_SPEICHER: process(clk, RESET) -- Zustandsaktualisierung if RESET = '1' then ZUSTAND <= Z0 after 20 ns; elsif CLK = '1' and CLK'event then if ENABLE = '1' then ZUSTAND <= FOLGE_Z after 20 ns; end process Z_SPEICHER; UE_SN: process(e, ZUSTAND) -- Folgezustandsberechnung 1-8
9 case ZUSTAND is when Z0 => if E = "01" then FOLGE_Z <= Z1 after 20 ns; else FOLGE_Z <= Z0 after 20 ns; when Z1 => if E = "11" then FOLGE_Z <= Z2 after 20 ns; elsif E = "01" then FOLGE_Z <= Z1 after 20 ns; else FOLGE_Z <= Z0 after 20 ns; when Z2 => if E = "10" then FOLGE_Z <= Z3 after 20 ns; elsif E = "01" then FOLGE_Z <= Z1 after 20 ns; else FOLGE_Z <= Z0 after 20 ns; when Z3 => if E = "01" then FOLGE_Z <= Z1 after 20 ns; else FOLGE_Z <= Z0 after 20 ns; end case; end process UE_SN; AUS_SN: process(zustand) -- Ausgangssignalberechung case ZUSTAND is when Z3 => A <= '1' after 20 ns; when others => A <= '0' after 20 ns; end case; end process AUS_SN; end SEQUENZ; 1-9
10 Zeitverhalten des Moore-Automaten 1-10
11 Die Zustandsflipflops sowie das Ausgangsschaltnetz sind markiert! Syntheseergebnis für den Moore-Automaten Da bei diesem Synthesewerkzeug keine Flipflops mit EN- Eingang verwendet wurden, wird die Enable Funktion im Übergangsschaltnetz modelliert! 1-11
12 Impulsfolgeerkennung durch einen Mealy-Automaten Reset Z E/A Z0 Z1 Da sich beim Mealy-Automaten das Eingangssignal direkt auf das Ausgangssignal auswirken kann, wird ein Zustand eingespart. Allerdings muss damit gerechnet werden, dass beim Ausgangssignal des Mealy- Automaten Hazards auftreten! Z2 1-12
13 VHDL-Modell des Mealy-Automaten mit Testbench entity TEST_B_1_ME is -- Keine externen Signale end TEST_B_1_ME; architecture SEQUENZ of TEST_B_1_ME is signal CLK_I, RESET_I, ENABLE_I, A_I: bit; -- Interne Signale signal E_I: bit_vector(1 downto 0); type ZUSTAENDE is (Z0, Z1, Z2); -- Aufzählungstyp signal ZUSTAND,FOLGE_Z: ZUSTAENDE ; Z_SPEICHER: process(clk_i, RESET_I) -- Zustandsaktualisierung if RESET_I = '1' then ZUSTAND <= Z0 after 20 ns; elsif CLK_I = '1' and CLK_I'event then if ENABLE_I = '1' then ZUSTAND <= FOLGE_Z after 20 ns; end process Z_SPEICHER; UE_SN: process(e_i, ZUSTAND) -- Folgezustandsberechnung FOLGE_Z <= Z0 after 20 ns; -- Defaultzuweisung case ZUSTAND is when Z0 => if E_I = "01" then FOLGE_Z <= Z1 after 20 ns; 1-13
14 when Z1 => if E_I = "11" then FOLGE_Z <= Z2 after 20 ns; elsif E_I = "01" then FOLGE_Z <= Z1 after 20 ns; when Z2 => if E_I = "01" then FOLGE_Z <= Z1 after 20 ns; when others => null; end case; end process UE_SN; AUS_SN: process(e_i, ZUSTAND) -- Ausgangssignalberechung A_I <= '0' after 20 ns; -- Defaultzuweisung if (ZUSTAND = Z2 and E_I = "10") then A_I <='1' after 20 ns; end process AUS_SN; --==================== nachfolgend die Testbench Prozesse ==================== CLOCK: process -- Periodisches Taktsignal CLK_I <= '0'; wait for 100 ns; CLK_I <= '1'; wait for 100 ns; end process CLOCK; 1-14
15 ABLAUF: process -- Stimuli-Abfolge ENABLE_I <= '1'; RESET_I <= '1'; E_I <= "01"; wait for 270 ns; RESET_I <= '0'; wait for 100 ns; E_I <= "11"; wait for 200 ns; E_I <= "10"; wait for 40 ns;--a_i<= '1' E_I <= "00"; wait for 60 ns;-- Hasard E_I <= "10"; wait for 130 ns;--a_i <= '1' E_I <= "01"; wait for 200 ns; ENABLE_I <= '0'; E_I <= "11"; wait for 200 ns;-- Z1 fest ENABLE_I <= '1'; wait for 100 ns; E_I <= "10"; wait for 250 ns; E_I <= "11"; wait for 200 ns; end process ABLAUF; end SEQUENZ; E_I <= "10"; wait for 250 ns; 1-15
16 Zeitverhalten der Testbench zum Mealy-Automaten 1-16
17 Syntheseergebnis für den Mealy-Automaten Das Syntheseergebnis des Mealy- Automaten ist weniger aufwendig als das des entsprechenden Moore-Automaten, weil dieser einen Zustand mehr besitzt. Synthetisierte Gleichungen (für E- NABLE='1'): Umformungen nach De- Morgan der Mealy-Automat ist im Störfall Z=3 unsicher: A = E(0) E(1) Z(1); Z(0) + = E(1) E(0); Z(1) + = E(0) Z(0) Z(1) {E(1) E(0) } 1-17
18 1.3 Vereinfachte VHDL-Automatenbeschreibungen Ausgangspunkt vereinfachter Automatenmodelle ist die Huffmann-Normalform. Es existiert ein Zustandsspeicher (Zustandsregister) Es existiert ein kombiniertes Schaltnetz, welches das Übergangs- und das Ausgangsschaltnetz verbindet Eine direkte Verbindung der Eingänge E auf die Ausgänge A (gestrichelt) existiert nur, falls ein Mealy-Verhalten modelliert werden soll. Entsprechend lassen sich VHDL-Modelle von Zustandsautomaten auch mit zwei Prozessen realisieren. Medvedev-Automaten können sogar auch mit einem einzigen Prozess aufgebaut werden. E Eingänge Z Zustände Schaltnetz Zustandsspeicher Clock Reset Enable A Ausgänge + Z Folge - zustände 1-18
19 Zwei-Prozess Darstellung des Moore-Automaten zur Sequenzerkennung ( das Zeitverhalten ist identisch zu dem auf S. 10) -- FSM 2 Prozesse: Sequenz Erkennung (01,11,10) entity FSM_2nn is port( CLK, RESET, ENABLE : in bit; E: in bit_vector(1 downto 0); A: out bit ); end FSM_2nn; architecture SEQUENZ of FSM_2nn is type ZUSTAENDE is (Z0, Z1, Z2, Z3); signal ZUSTAND,FOLGE_Z: ZUSTAENDE; Z_SPEICHER: process(clk, RESET) -- Zustandsaktualisierung if RESET = '1' then ZUSTAND <= Z0 after 20 ns; elsif CLK = '1' and CLK'event then if ENABLE='1' then ZUSTAND <= FOLGE_Z after 20 ns; end process Z_SPEICHER; 1-19
20 UE_AUS_SN: process(e, ZUSTAND) -- Folgezustands- u. Ausgangsberechnung A <= '0' after 20 ns; FOLGE_Z<= Z0 after 20 ns; -- Defaultzuweisungen case ZUSTAND is when Z0 => when Z1 => when Z2 => when Z3 => end case; end process UE_AUS_SN; end SEQUENZ; if E = "01" then FOLGE_Z<= Z1 after 20 ns; if E = "11" then FOLGE_Z<= Z2 after 20 ns; elsif E = "01" then FOLGE_Z<= Z1 after 20 ns; if E = "10" then FOLGE_Z<= Z3 after 20 ns; elsif E = "01" then FOLGE_Z<= Z1 after 20 ns; A <= '1'; -- Unabhaengig von E -> Moore if E = "01" then FOLGE_Z<= Z1 after 20 ns; 1-20
21 Ein-Prozess Darstellung eines Automaten zur Sequenzerkennung entity FSM_1p_MOORE is port( CLK, RESET, ENABLE : in bit; E : in bit_vector(1 downto 0); A : out bit ); end FSM_1p_MOORE; architecture SEQUENZ of FSM_1p_MOORE is type ZUSTAENDE is (Z0, Z1, Z2, Z3); signal ZUSTAND: ZUSTAENDE; process(clk, RESET) if RESET = '1' then ZUSTAND <= Z0 after 20 ns; A <= '0' after 20 ns; elsif CLK = '1' and CLK'event then if ENABLE ='1' then A <= '0' after 20 ns; ZUSTAND <= Z0 after 20 ns; -- Defaultzuweisung case ZUSTAND is when Z0 => if E="01" then ZUSTAND<=Z1 after 20 ns; when Z1 => if E="11" then ZUSTAND<=Z2 after 20 ns; when Z2 => if E="10" then ZUSTAND<=Z3 after 20 ns; A<='1' after 20 ns; -- Ausgangssignal als Flipflop 1-21
22 elsif E="01" then ZUSTAND<=Z1 after 20 ns; when Z3 => if E="01" then ZUSTAND<=Z1 after 20 ns; end case; end process; end SEQUENZ; 1-22
23 1.4 Entkopplung von Zustandsautomaten Die maximale Taktfrequenz eines synchronen digitalen Systems wird durch die längste Laufzeit eines Signals durch die kombinatorische Logik zwischen je zwei Flipflops bestimmt (kritischer Pfad). kombinatorische Logik Bei gekoppelten Automaten ergibt sich die Laufzeit durch den kombinatorischen Pfad als Summe der Laufzeiten durch das Ausgangsschaltnetz des ersten Automaten und der durch das Übergangsschaltnetz des zweiten Automaten! 1-23
24 Wenn bei der Kopplung von Mealy-Automaten ein Ausgang des 2. Automaten auf den Eingang des 1. Automaten zurück gekoppelt wird, so entsteht eine kombinatorische Schleife der Ausgang schwingt! Automat 1 Automat 2 E E_S Z + Z A A_S Synchr. Schaltnetz 1 Zust. Schaltnetz 2 Synchr. Schaltnetz 3 D-FFs D-FFs D-FFs CLK T Logik T Logik Ein- und Ausgangssignalsynchronisation Die maximale Taktfrequenz: - T PD : D-Flipflop Verzögerung (CLK Ausgang Q) - T Logik : Signallaufzeit auf dem längsten kombinatorischen Pfad incl. Verdrahtungspfade. - T S : Einzuhaltende Setup-Zeit der Flipflop-Dateneingänge 1-24
25 Ein- und Ausgangssignalsynchronisation Durch das Einfügen von Eingangs- und / oder Ausgangsflipflops zur Synchronisation wird sichergestellt, dass: Kombinatorische Schleifen sicher vermieden werden und kritische Pfade verkürzt werden. entity FSM_sync is port( CLK, RESET : in bit; E: in bit_vector(1 downto 0); A_S: out bit ); -- Synchr. Ausgangssignal end FSM_sync; architecture SEQUENZ of FSM_sync is type ZUSTAENDE is (Z0, Z1, Z2, Z3); signal ZUSTAND,FOLGE_Z: ZUSTAENDE; signal E_S: bit_vector(1 downto 0); -- Synchr. Eingangssignal signal A: bit; -- Async. Ausgangssignal SYNC: process(clk, RESET) -- E/A-Synchronisation if RESET = '1' then E_S <= (others=>'0') after 20 ns; 1-25
26 A_S <= '0' after 20 ns; elsif CLK='1' and CLK'event then E_S <= E after 20 ns; A_S <= A after 20 ns; end process SYNC; Z_SPEICHER: process(clk, RESET) -- Zustandsaktualisierung if RESET = '1' then ZUSTAND <= Z0 after 20 ns; elsif CLK = '1' and CLK'event then ZUSTAND <= FOLGE_Z after 20 ns; end process Z_SPEICHER; UE_AUS_SN: process(e_s, ZUSTAND) -- Folgezustands- u. Ausgangsberechnung vgl. Standard Moore Modell, allerdings muss E_S abgefragt werden end process UE_AUS_SN; end SEQUENZ; 1-26
27 Zeitverhalten des Mealy-Automaten mit Eingangs- und Ausgangssynchronisation 1-27
2 Von der Aufgabenbeschreibung zum Zustandsdiagramm
2 Von der Aufgabenbeschreibung zum Zustandsdiagramm Die erste Hauptaufgabe eines Automatenentwurfs liegt bei der Umsetzung einer textuellen Spezifikation in ein Zustandsdiagramm. Dazu ist zunächst zu prüfen:
15 Einführung in den Entwurf von Zustandsautomaten
15 Einführung in den Entwurf von Zustandsautomaten Die Ausgänge kombinatorischer Logik sind ausschließlich vom aktuellen Wert der Eingangssignale abhängig. MUX, Decoder, Code-Umsetzer und Addierer können
17 Zähler. Hochschule für Angewandte Wissenschaften Hamburg FACHBEREICH ELEKTROTECHNIK UND INFORMATIK DIGITALTECHNIK 17-1
7 Zähler Zähler werden in digitalen Systemen sehr vielfältig eingesetzt: Z.B. zum Zählen von Ereignissen, zum Speichern der aktuellen Befehlsadresse eines Mikroprozessors oder zum Zählen von Zuständen
18 Schieberegister. Serieller Serieller Eingang 5 Stufen Ausgang. 1. Takt. 2. Takt
8 Schieberegister In Schieberegistern wird die Eingangsinformation am Schiebeeingang SE in einer Kette von Flipflops bei jeder Taktflanke eingelesen und weiter geschoben. Sie erscheint schließlich nach
Versuchsreihe 7. Registerfile. Registerfile + Programmzähler. HaPra Versuchsreihe 7 - Registerfile + Programmzähler. 32 Register à 32 Bit
HaPra 2007 - Versuchsreihe 7 - Registerfile + Programmzähler Versuchsreihe 7 Registerfile + Programmzähler Registerfile Register à Bit Schreiben in Register: - Dateneingang D(31:0) - Adresseingang A_D(4:0)
Gliederung dieser Einführung in VHDL
Gliederung dieser Einführung in VHDL 1) Formaler Aufbau von VHDL-Modellen 2) Testumgebungen VHDL-Modelle, die Eingangssignale zum Testen eines Modells bereitstellen 3) Zeitmodelle in VHDL Nachbildung des
12 VHDL Einführung (III)
12 VHDL Einführung (III) 12.1 Mehrwertige Datentypen (std_logic, std_ulogic) Einführung zweier neuer neunwertiger Datentypen std_logic und std_ulogic (IEEE-Standard 1164) Wert 'U' 'X' '0' '1' 'Z' 'W' 'L'
VHDL Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010
VHDL Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010 VHDL Synthese 1/36 2009-11-02 Inhalt Begriff Arten Kombinatorische
Endliche Automaten 1 WS 00/01. Steuerautomaten
Endliche Automaten 1 WS 00/01 Steuerautomaten Steuerautomaten dienen zur Erzeugung von Steuersignalen. Die erzeugten Steuersignale hängen vom Bearbeitungsstand ("Zustand") der Aufgabe und von Eingangsgrößen
Laborübung 4. Zustandsautomaten (Finite State Machines)
Laborübung 4 Zustandsautomaten (Finite State Machines) Für den Entwurf und die Beschreibung von digitalen Systemen bilden Zustandsautomaten (Finite State Maschines; FSMs) eine wesentliche Grundlage. Mit
VHDL - Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
VHDL - Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 VHDL - Synthese 1/19 2007-10-27 Inhalt Begriff Arten
Sequentielle Schaltungen 37 SS 96. Steuerpfad
Sequentielle Schaltungen 37 SS 96 Steuerpfad Der Steuerpfad dient zur Erzeugung von Steuersignalen. Die erzeugten Steuersignale hängen vom Bearbeitungsstand ("Zustand") der Aufgabe und von Eingangsgrößen
GTI Bonus VHDL - EXTRA
1 GTI Bonus VHDL - EXTRA 2 Beschreibung Gegeben seien die Moore- (Abbildung 1) und Mealy-Automaten (Abbildung 2) der Armbanduhr aus Übungsblatt 11. 3 Beschreibung Gegeben seien die Moore- (Abbildung 1)
Laborübung 2. Teil 1: Latches, Flipflops, Counter. Abbildung 1: Schaltkreis eines Gated D-Latch
Laborübung 2 Teil 1: Latches, Flipflops, Counter A 1 Abbildung 1 zeigt den Schaltkreis eines gated D-Latches. In Listing 1 wird exemplarisch ein Stück VHDL-Code vorgestellt, der den abgebildeten Schaltkreis
Outline Automaten FSM Synthesis FSM in VHDL FSM auf FPGA. State Machines. Marc Reichenbach und Michael Schmidt
State Machines Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 34 Gliederung Endliche Automaten Automaten Synthese FSM Beschreibung in VHDL
Übung 7: VHDL Automaten
Übung 7: VHDL Automaten Aufgabe 1 Zustandsdiagramm Erkennen. (a) Analysieren Sie den unteren Code und zeichnen Sie die entsprechenden Zustands- und RTL- Diagramme. (b) Identifizieren Sie den getakteten
ERA-Zentralübung 11. Maximilian Bandle LRR TU München Maximilian Bandle LRR TU München ERA-Zentralübung 11
ERA-Zentralübung 11 Maximilian Bandle LRR TU München 20.1.2017 Einschränkungen bei std logic vector architecture stdlogic of irgendwas signal test: std_logic_vector( 3 downto 0) := 9; -- Nicht ok -- Richtig
FPGA-Entwurf mit VHDL. Serie 3
Christian-Albrechts-Universität zu Kiel Institut für Informatik Lehrstuhl für Technische Informatik Prof. Dr. Manfred Schimmler Dipl.-Inf. Lars Wienbrandt FPGA-Entwurf mit VHDL Sommersemester 2011 Serie
I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK
I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK... 1... V H D L Tim Köhler April 2005 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK... 2... Übersicht 1. Einleitung 2. Syntax 3. Spezielle
4 Entwurf eines Prozessorelementes
4 Entwurf eines Prozessorelementes In diesem Kapitel werden die Prinzipien des Entwurfs eines Prozessorelementes vorgestellt: Spezialprozessor, dessen Funktion unabhängig von einem Programm fest verdrahtet
16 Latches und Flipflops (Bistabile Kippstufen)
6 Latches und Flipflops (Bistabile Kippstufen) Latches und Flipflops dienen als Speicherelemente in sequentiellen Schaltungen. Latches werden durch Pegel gesteuert (Zustandssteuerung). Bei der VHDL-Synthese
Name: DT2 Klausur Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden.
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 90 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist
3. Prozesse in VHDL 1
3. Prozesse in VHDL 1 entity VOLLADDIERER is port( A, B, CIN: in std_logic; S, COUT: out std_logic; end VOLLADDIERER; architecture VERHALTEN of VOLLADDIERER is VA: process(a, B, CIN) variable TEMP_IN:
Name: DT2 Klausur 06.05.08. Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden.
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 90 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist
Übung 5: VHDL Zähler
Übung 5: VHDL Zähler Aufgabe 1 TL Diagramm Sekunden und Minuten Zähler. (a) Entwerfen Sie ein TL Diagramm für die Sekunden- und Minuten-Zähler des DF77 Projekts. (b) Bestimmen Sie die erwartete Anzahl
Entwurf digitaler Systeme
Entwurf digitaler Systeme Aufgabe 1 - Dekoder für Segmentanzeige Eine Schaltung soll einen 4-Bit BCD-Code umsetzen zur Ansteuerung einer Anzeige mit 7 Segmenten, wie in der folgenden Abbildung gezeigt.
Name: DT2 Klausur
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 60 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist
Übung Hardwareentwurf
Übung Hardwareentwurf Übung vom. Mai 25 Stefan Reichör HWE- 25- Slides7.tex (7. Mai 25) Überblick Finite Machines Moore FSM Mealy FSM Implementierung von FSMs in VHDL Xilinx Synthesetool Xilinx LUTs Übung
Laborübung 3. Latches, Flipflops, Counter
Laborübung 3 Latches, Flipflops, Counter Teil 1 Abbildung 1 zeigt den Schaltkreis eines gated D-Latches. In Listing 1 wird exemplarisch ein Stück VHDL-Code vorgestellt, der den abgebildeten Schaltkreis
IHS2 Seminar. Simulation. Steffen Ostendorff
Simulation Steffen Ostendorff BlockM, R602, Tel: -1788 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 06 December 2010 Self-Organization 08 December 2010 1 Inhalt des Seminars
Übungsblatt 8 Lösungen:
Übungsblatt 8 Lösungen: Aufgabe 71: VHDL Halbaddierer Schnittstellenbeschreibung und Modellbeschreibung(Verhaltensmodell) eines Halbaddierers: ENTITY halbaddierer IS GENERIC (delay: TIME := 10 ns); PORT
Hardwarepraktikum WS 2001/02
Hardwarepraktikum W / Versuch equentielle ysteme III Gruppe 68: enise Baldauf, 474 Thomas Winter, 4778 Michael Grieswald, 496 hemnitz, den.. Aufgabenstellungen zur Vorbereitung Aufgabe >> Beschreiben ie
Klausur - Digitaltechnik
Klausur - Digitaltechnik Aufgabe : Testen integrierter Schaltungen: D-Algorithmus (3 Punkte: a 2, b, c 5, d 3, e 2) B = S N A >= O OR Der Ausgang des N-Gatters soll auf einen Stuck-AT--Fehler überprüft
5.2 Endliche Automaten
5.2 Endliche Automaten 129 5.1.6 Kippstufen Flip-Flops werden auch als bistabile Kippstufen bezeichnet. Bistabil meint, dass beide Kippwerte, also 0 und 1 stabil sind. Diese Bezeichnung legt nahe, dass
Welches ist die Zustandscodierung mit der schnellsten und/oder kostengünstigsten Lösung?
6 Zustandscodierung Bisher sind Zustandscodierungen ohne weitere Diskussion van alternativen und deren Auswirkung auf den Entwurf genutzt worden. In einem Automaten mit den vier Zuständen S0, S1, S2, S3,
Computergestützter IC- Entwurf
FHTW Berlin Fachbereich 1 Technische Informatik, D5TI Computergestützter IC- Entwurf Simulation eines Lauflichts Übungs- Beleg Abgabetermin: 07.02.2003, 366437 1 Inhaltsverzeichnis 1 Einleitung... 3 2
5 VHDL Einführung (I)
5 VHDL Einführung (I) VHDL = Very High Speed Integrated Hardware Description Language Dient der Beschreibung von Hardware bei: Dokumentation Simulation Synthese Hardwarebeschreibungssprachen (HDLs) sind
Logik mit Gedächtnis : Sequentielle Logik
Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 14/15 1 Kombinatorische Logik
3 Entwurf digitaler Systeme mit ASM-Diagrammen
3 Entwurf digitaler Systeme mit ASM-Diagrammen (ASM = Algorithmic State Machine) ASMs dienen der Beschreibung von Zustandsautomaten auf einer höheren (algorithmischen) Abstraktionsebene. Sie beschreiben
VHDL-Synthese digitaler Systeme Lösungen zu den Übungsaufgaben
VHDL-Synthese digitaler Systeme Lösungen zu den Übungsaufgaben Aufgabe 1 -- Aufgabe 1 -- 8 zu 1 Decoder entity DECODER1X8 is port( S: in bit_vector(2 downto 0); Y: out bit_vector(7 downto 0)); end DECODER1X8;
Einführung in die technische Informatik
Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris VHDL VHDL Akronym für Very High-Speed Integrated Circuit Hardware Description Language
Inhaltsverzeichnis.
1 Einleitung und Übersicht 1 1.1 Motivation 1 1.2 Ziele und Organisation dieses Buches 2 1.3 Syntaxnotation 6 2 Synthese einfacher Schaltnetze 7 2.1 Entity, Architektur und Signale 7 2.1.1 Deklaration
Dipl.-Ing. (TU) Klaus-Eckart Schulz Birnbaumring Berlin Kempten, 24. Mai 2018
Stefan Dumler Friedrichshafener Str. 1 87439 Kempten E-Mail: stdumler@web.de Dipl.-Ing. (TU) Klaus-Eckart Schulz Birnbaumring 64 13159 Berlin Kempten, 24. Mai 2018 Sehr geehrter Herr Schulz, das auf Ihrer
Aufgabe 1: Kombinatorische Schaltungen
Aufgabe 1: Kombinatorische Schaltungen a) Geben Sie die VHDL-Beschreibung (entity und architecture) einer Schaltung quersumme an, die für einen Bitvektor x der Länge n die Anzahl der 1-Bits von x zurückliefert.
Outline Simulation Design-Richtlinien. VHDL Einführung 2. Marc Reichenbach. Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/14
VHDL Einführung 2 Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/14 1 / 37 Gliederung Simulation und Testbench Design-Richtlinien 2 / 37 Simulation und Testbench vor
Handelt es sich um ein taktzustands- oder taktflankengesteuertes D-Flipflop?
Kapitel 4 - Zähler Versuch 400 D-Flipflop Ein D-Flipflop besitzt nur einen Eingang D. Es hat nur zwei Betriebszustände: Bei T = 0 behält es seinen bisherigen Zustand, es speichert. Bei T = 1 übernimmt
19 Kombinatorische Standardschaltungen
ochschule für Angewandte Wissenschaften amburg FACBEREIC EEKTROTECNIK 9 Kombinatorische Standardschaltungen Was sind kombinatorische Standardschaltungen? Größere und komplexere ogikschaltungen verwenden
Grundlagen der Technischen Informatik. 12. Übung
Grundlagen der Technischen Informatik 2. Übung Christian Knell Keine Garantie für Korrekt-/Vollständigkeit 2. Übungsblatt Themen Aufgabe : Aufgabe 2: Aufgabe 3: Flipflops - Automaten Synchrones Schaltwerk
Kapitel 4. Versuch 415 T-Flipflop
Kapitel 4 Versuch 415 T-Flipflop Flipflops, die mit jeder steigenden oder mit jeder fallenden Taktflanke in den entgegengesetzten Zustand kippen, heissen T Flipflops ( Toggle Flipflops ). T-Flipflops können
- Zustandsvariable z i werden durch binäre Speicherelemente Flipflops FF realisiert, die entweder 1 gesetzt oder auf 0 rückgesetzt werden
sequentielle Schaltungen: digitale Schaltung mit inneren Rückführungen sie haben eine zeitsequentielle Arbeitsweise, wobei die einzelnen diskreten Zeitpunkte durch innere Zustände repräsentiert werden
Grundlagen der Digitaltechnik GD. Aufgaben
DIGITALTECHNIK GD KLAUSUR VOM 21. 3. 2012 AUFGABEN SEITE 1 VON 4 Name: FH Dortmund Matr.-Nr.: FB Informations- und Elektrotechnik Grundlagen der Digitaltechnik GD Klausur vom 21. 3. 2012 Aufgaben 1. Wandeln
D.6 Versuchsreihe 6: Registersatz und Programmzähler
D.6: Versuchsreihe 6: Registersatz und Programmzähler D D.6 Versuchsreihe 6: Registersatz und Programmzähler Abgabedatum: 04.06.2010 Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor
Einführung in Computer Microsystems Sommersemester Vorlesung Dr.-Ing. Wolfgang Heenes
Einführung in Computer Microsystems Sommersemester 2010 3. Vorlesung Dr.-Ing. Wolfgang Heenes 28. April 2010 TechnischeUniversitätDarmstadt Dr.-Ing. WolfgangHeenes 1 Inhalt 1. Verilog HDL, Simulation und
Grundlagen der Technischen Informatik
TECHNISCHE FAKULTÄT Lösungshinweise zur 11. Übung zur Vorlesung Grundlagen der Technischen Informatik Aufgabe 1 (VHDL) ( Punkte) a) Welche Schaltblöcken können asynchron (ohne Takt) betrieben werden? Lösung:
Ein ROM soll aus mehreren ROMs (vgl. Abbildung rechts: Enable-Leitung EN, Adressleitungen ADDR, Datenleitungen DATA) aufgebaut werden.
VU Technische Grundlagen der Informatik Übung 4: Schaltwerke 183.579, 2015W Übungsgruppen: Mo., 23.11. Mi., 25.11.2015 Aufgabe 1: ROM-Erweiterung Ein 256 64 ROM soll aus mehreren 128 16 ROMs (vgl. Abbildung
ERA-Zentralübung 12. Maximilian Bandle LRR TU München Maximilian Bandle LRR TU München ERA-Zentralübung 12
ERA-Zentralübung 12 Maximilian Bandle LRR TU München 27.1.2017 Schaltungsentwurf IV Rest von letzter Übung Aufgabe 11.1 Standardschaltnetze Aufgabe 10.3.3 Automaten 8 Erzeugung der Ausgabe Zuweisung der
Grundlagen der Technischen Informatik. 13. Übung
Grundlagen der Technischen Informatik 13. Übung Christian Knell Keine Garantie für Korrekt-/Vollständigkeit 13. Übungsblatt Themen Aufgabe 1: Aufgabe 2: Aufgabe 3: Aufgabe 4: Automaten VHDL VHDL VHDL 13.
Praktikum Systementwurf mit VHDL HDL Design Lab
Praktikum Systementwurf mit VHDL HDL Design Lab Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit
Semestralklausur Einführung in Computer Microsystems
Semestralklausur Einführung in Computer Microsystems 07. Juli 2008 Dr.-Ing. Wolfgang Heenes Name (Nachname, Vorname) Matrikelnummer Unterschrift Prüfung Bitte ankreuzen Anzahl abgegebene Zusatzblätter:
Teil 1: Logik 1e: Zustandsautomaten
Teil 1: Logik 1e: Zustandsautomaten Synchroner Zähler als Zustandsautomat Betrachte Zählerstand als Zustand Übergänge zwischen 0,1,2,3 ohne externe Randbedingungen 0 3 1 2 Zustandsautomat (1) Zustandsspeicher
Tutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister
Tutorial Vivado/Verilog Teil 5 Zyklisches Schieberegister Prof. Dr.-Ing. Michael Karagounis Dipl.-Ing. Rolf Paulus 1. Motivation Das Ziel dieses Laborversuchs ist es, den Entwurf von taktsensitiven always
Vorlesung Rechnerstrukturen Winter 2002/03. 3b. Endliche Automaten. Modellierung und Realisierung von Steuerungen
Rechnerstrukturen 3b. Endliche Automaten Ziele Modellierung und Realisierung von Steuerungen Beispiele Autoelektronik: ABS-System Consumer: Kamera, Waschmaschine, CD-Player, Steuerung technischer Anlagen
6. Aufgabenblatt mit Lösungsvorschlag
Einführung in Computer Microsystems Sommersemester 2010 Wolfgang Heenes 6. Aufgabenblatt mit Lösungsvorschlag 26.05.2010 Aufgabe 1: Entwurf der Steuerung eines Verkaufsautomaten Folge Spezifikation für
Aufgaben und Lösungen
Aufgaben und Lösungen Aufgabe 5.1 Eine kontinuierliche serielle Signalfolge soll mit einer Seriell/Parallel- Wandlerstufe in Byte-parallele Daten umgeformt werden. Die Wandlerstufe besteht aus einem Schieberegister
Kapitel 5: Schieberegister. Anwendungen von Schieberegistern. Grundschaltung eines Schieberegisters. Kapitelverzeichnis (Buch Künzli)
Kapitelverzeichnis (Buch Künzli). Begriffe und efinitionen. Kombinatorische Logik und Schaltalgebra. Speicherbausteine (Flip-Flops). Zähler 5. Register und Schieberegister 6. Automaten. Programmierbare
Klausur zur Vorlesung
Prof. r. Franz J. Rammig Paderborn, 7..22.Böke,P.hivukula Klausur zur Vorlesung "Grundlagen der technischen Informatik" und "Grundlagen der Rechnerarchitektur" ommersemester 22. Teil: GTI er erste Teil
Grundstruktur von Schaltwerken
Digitaltechnik Teil1.1 THEMA Grundstruktur von Schaltwerken Beschreibung Schaltwerke benutzen im Gegensatz zu einfachen Netzwerken auch Speicherbausteine, d.h. sie haben ein Gedächnis, die Schaltung kann
Kapitel 10, VHDL, Teil 2. Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design. Grundlagen der Technischen Informatik
Grundlagen der Technischen Informatik Kapitel 10, VHDL, Teil 2 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design VHDL Syntax und Semantik von VHDL Entwurf einer Verkehrsampelsteuerung
5.Vorlesung Rechnerorganisation
Mario.Trams@informatik.tu-chemnitz.de, 29. April 2004 1 Inhalt: 5.Vorlesung Rechnerorganisation Wiederholung aus Digitaltechnik: Allgemeiner Überblick über VHDL (Teil 1) Schwerpunkt Modellierungssichtweisen,
Grundlagen der Technische Informatik / Digitaltechnik (GTI/DT)
Klausur zur Vorlesung Grundlagen der Technische Informatik / Digitaltechnik (GTI/DT) Prof. Marco Platzner Fachgebiet Technische Informatik Universität Paderborn 25.3.2 Die Bearbeitungsdauer beträgt für
SoC Design. Prof. Dr. Christophe Bobda Institut für Informatik Lehrstuhl für Technische Informatik
SoC Design Prof. Dr. Christophe Bobda Institut für Informatik Lehrstuhl für Technische Informatik VHDL Crashkurs Übersicht 1. Einführung 2. Sprachkonstrukte 3. Designflow Christophe Bobda 3 1. VHDL VHDL:
GTI ÜBUNG 11 AUTOMATEN
1 GTI ÜBUNG 11 AUTOMATEN Aufgabe 1 Automaten 2 Beschreibung (kurz und knackig) Entwerfen Sie einen endlichen Zustandsautomat (FSM) für eine Armbanduhr, der eines von vier internen Registern auf dem Display
Übung 3: VHDL Darstellungen (Blockdiagramme)
Übung 3: VHDL Darstellungen (Blockdiagramme) Aufgabe 1 Multiplexer in VHDL. (a) Analysieren Sie den VHDL Code und zeichnen Sie den entsprechenden Schaltplan (mit Multiplexer). (b) Beschreiben Sie zwei
Anmerkungen zu den Aufgabenstellungen, Lösungen und Bewertungen. Beachten Sie also bei Ihrer Lösung unbedingt
Klausurdauer: 90 Minuten Probeklausur: Grundlagen der Technischen Informatik Seite: 1 von 14 Anmerkungen zu den Aufgabenstellungen, Lösungen und Bewertungen Dies ist eine Klausur im Multiple-Choice Verfahren,
Digitaltechnik Grundlagen 9. Zählschaltungen
9. Zählschaltungen Version 1.0 von 02/2018 Zählschaltungen Gliederung: - Grundlagen - Synchrone Zähler - Einführung - Systematischer Entwurf 2 Zählschaltungen - Grundlagen Ebenfalls häufige Anwendung von
1. Beschreibung der Aufgabe
c ^ ` e e l ` e p ` e r i b m c l o w e b f j d b p q ^ i q r k d e l ` e p ` e r i b c o q b ` e k f h r k a t f o q p ` e ^ c q c ^ ` e e l ` e p ` e r i b m c l o w e b f j d b p q ^ i q r k d e l `
Computergestützter IC- Entwurf
FHTW Berlin Fachbereich 1 Technische Informatik, D5TI Computergestützter IC- Entwurf Simulation eines Fahrstuhls Beleg Abgabetermin: 07.02.2003, 366437 1 Inhaltsverzeichnis 1 Einleitung... 3 2 Versuchsdurchführung...
EHP Einführung Projekt A
Volker Dörsing EHP Einführung Projekt A email: doersing@uni-jena.de praktische Übung www: http://users.minet.uni-jena.de/~ehp-head Vorbereitung, Durchführung, Kolloquium Infos zur Veranstaltung, Versuchsanleitung
Mögliche Praktikumsaufgaben
Kapitel 8 Mögliche Praktikumsaufgaben 8.1 System on a Chip : Entwurf eines Sound-Moduls In diesem Praktikum soll ein Sound-Modul (Soundkarte) mit Master-Zugang zum Core Connect PLB-Bus entworfen werden.
Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign"
Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign" 1 Einführung... 1-1 2 VHDL Grundlagen... 2-1 2.1 Allgemeines... 2-1 2.2 Aufbau eines VHDL-Modells...2-7 VHDL Design-Einheiten Überblick...2-10 Programmerstellung...
Eingebettete Systeme
Einführung in Eingebettete Systeme Vorlesung 7 Bernd Finkbeiner 03/12/2014 finkbeiner@cs.uni-saarland.de Prof. Bernd Finkbeiner, Ph.D. finkbeiner@cs.uni-saarland.de 1 Schaltfunktionen! Schaltfunktion:
Outline Logik Speicher Synthese Signale/Variablen Packages Generische Designs. Basics. Marc Reichenbach
Basics Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 45 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen Packages
Modul Computersysteme Prüfungsklausur SS Prof. Dr. J. Keller LG Parallelität und VLSI Prof. Dr.-Ing. W. Schiffmann LG Rechnerarchitektur
Modul Computersysteme Prüfungsklausur SS 2016 Lösungsvorschläge Prof. Dr. J. Keller LG Parallelität und VLSI Prof. Dr.-Ing. W. Schiffmann LG Rechnerarchitektur 1 Aufgabe 1 Schaltfunktionen (11 Punkte):
Grundlagen der Rechnerarchitektur
Grundlagen der Rechnerarchitektur [CS3100.010] Wintersemester 2014/15 Heiko Falk Institut für Eingebettete Systeme/Echtzeitsysteme Ingenieurwissenschaften und Informatik Universität Ulm Kapitel 3 Sequentielle
DuE-Tutorien 4 und 6. Tutorien zur Vorlesung Digitaltechnik und Entwurfsverfahren Christian A. Mandery. WOCHE 11 AM
DuE-Tutorien 4 und 6 Tutorien zur Vorlesung Digitaltechnik und Entwurfsverfahren Christian A. Mandery WOCHE 11 AM 15.01.2013 KIT Universität des Landes Baden-Württemberg und nationales Forschungszentrum
Einführung in VHDL. Dipl.-Ing. Franz Wolf
Einführung in VHDL Literatur Digital Design and Modeling with VHDL and Synthesis Kou-Chuan Chang Wiley-IEEE Computer Society Press ISBN 0818677163 Rechnergestützter Entwurf digitaler Schaltungen Günter
Outline Schieberegister Multiplexer Zähler Addierer. Rechenschaltungen. Marc Reichenbach und Michael Schmidt
Rechenschaltungen Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 22 Gliederung Schieberegister Multiplexer Zähler Addierer 2 / 22 Schieberegister
Hardwarepraktikum WS 1997/98. Versuch 5. Sequentielle Systeme II
Hardwarepraktikum WS 1997/98 Versuch 5 Sequentielle Systeme II Jan Horbach, 17518 hris Hübsch, 17543 Lars Jordan, 17560 Seite 1 Aufgabenstellung Entwerfen und realisieren Sie unter Verwendung dreier JK-MS-FF
Ausarbeitung zum ETI Praktikum
Ausarbeitung zum ETI Praktikum Aufgabe 3.1 (VHDL) eingereicht an der Technischen Universität München Lehrstuhl X: Rechnertechnik und Rechnerorganisation Prof. A. Bode SS 2006 Betreuer: Dipl.-Inf. Daniel
Getaktete Schaltungen
Getaktete Schaltung P. Fischer, ziti, Uni Heidelberg, Seite Sequtielle Logik Zum Speichern des Zustands eines Systems sind Speicherelemte notwdig Abhängig vom Zustand des Systems und von Eingangsvariabl
FAKULTÄT FÜR INFORMATIK
FAKULTÄT FÜR INFORMATIK TECHNISCHE UNIVERSITÄT MÜNCHEN Lehrstuhl für Rechnertechnik und Rechnerorganisation Prof. Dr. Martin Schulz Einführung in die Rechnerarchitektur Wintersemester 07/08 Tutorübung
Hardware/Software Co-Design
Hardware/Software Co-Design Kapitel 2: Logiksynthese und VHDL-Einführung Mario Schölzel Überblick VHDL = VHSIC Hardware Description Language VHSIC = Very-High Speed Integrated Circuits Entwickelt Anfang
Reconfigurable Computing. VHDL Crash Course. Chapter 2
Reconfigurable Computing VHDL Crash Course Chapter 2 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software Software-Co-Design Reconfigurable Computing VHDL VHDL: Ver high speed integrated circuits
Aufgabe 1 Minimieren Sie mit den Gesetzen der Booleschen Algebra 1.1 f a ab ab 1 = + + Aufgabe 2. Aufgabe 3
Logischer Entwurf Digitaler Systeme Seite: 1 Übungsblatt zur Wiederholung und Auffrischung Aufgabe 1 Minimieren Sie mit den Gesetzen der Booleschen Algebra 1.1 f a ab ab 1 = + + 1.2 f ( ) ( ) ( ) 2 = c
Lösungsvorschlag 2. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Aufgabe 2.1: Zähler Lösungsvorschlag 2. Übung Technische Grundlagen der Informatik II Sommersemester 2009 a) Beschreiben Sie einen 4-Bit-Zähler in Verilog
Logik mit Gedächtnis : Sequentielle Logik
Logik mit Gedächtnis : Sequentielle Logik Schaltwerke Grundkomponenten zur Informationspeicherung: Flip-Flops Typische Schaltwerke Entwurf eines Schaltwerks Wintersemester 12/13 1 asynchrone und synchrone