Mögliche Praktikumsaufgaben

Transkript

1 Kapitel 8 Mögliche Praktikumsaufgaben 8.1 System on a Chip : Entwurf eines Sound-Moduls In diesem Praktikum soll ein Sound-Modul (Soundkarte) mit Master-Zugang zum Core Connect PLB-Bus entworfen werden. Die Soundkarte soll später in der Lage sein PCM-Rohdaten abzuspielen. Dafür existiert bereits ein Treiber für Linux oder FreeRTOS. Die Master-Schnittstelle selbst muss nicht entworfen werden, sie existiert ebenfalls. Aus diesem Grund muss tunlichst darauf geachtet werden, dass alle Schnittstellenangaben (Entity Deklarationen) eingehalten werden, auch um die Kompatibilität zu den Treibern zu gewährleisten. Funktionsweise der Soundkarte Das Akronym PCM, welches Pulse Code Modulation bedeutet, bezeichnet allgemein eine Methode zur Digitalisierung analoger Signal. Bei diesem Verfahren werden kontinuierliche Amplitudenwerte einer Schwingung zu bestimmten Zeitpunkten in digitale Werte umgesetzt und aufgezeichnet. Der Abstand zu jedem Zeitpunkt ist konstant, man spricht daher auch von einer konstanten Aufnahme-Abtastfrequenz. Die Wiedergabe des Sound-Moduls selbst, also die Wandlung der digitalen Werte in ein analoges Tonsignal wird mittels Puls-Weiten-Modulation (PWM) erreicht. Die Wiedergabe-Abtastfrequenz muss allerdings der Aufnahme-Abtastfrequenz entsprechen. Die folgende Abbildung 8.1 zeit die höchste Hierarchie-Ebene der Soundkarte. In diesem Praktikum soll nur das Modul soundcore entworfen werden. Die Master-Logik und das Register Modul existieren bereits in der Hardware- Beschreibungssprache VHDL. Das soundcore Modul welches entworfen werden soll, ist in einer eigenen Entity abgebildet, was vor allem die Verifikation und Simulation sehr vereinfacht. Der soundcore selbst ist wiederum in Untermodule unterteilt. Als erstes Modul ist hier der Adressengenerator zu nennen, welcher Adressen für die Masterlogik erzeugt und die Master-Logik auch zum Abholen von Tonwerten auslösen kann. Der aktuelle Tonwert, welcher von der Masterlogik abholt wurde, muss für eine bestimmte Zeitdauer (Wiedergabe-Abtastfreuquenz) abgespielt werden. Dafür sind das Core-Modul und das Sample-Clock-Modul zuständig. Das Core-Modul erzeugt den analogen Pegel am Lautsprecher mit Hilfe von PWM und das Sample-Clock-Modul erzeugt die Wiedergabe- Abtastfrequenz. Ein Modul bleibt nun übrig im Soundcore: die Control-Unit. Beim Entwurf der Soundkarte wurde sehr hohen Wert auf die spätere Ressourcenauslastung gelegt. Die Idee ist folgende: Man legt zwei Speicherbereiche für die Tondaten im SoC fest. Jeder der beiden Speicherbereich hat zu einem bestimmten Zeitpunkt eine bestimmt Zuständigkeit, während ein Speicherbereich A vom Prozessor befüllt wird, holt sich die Soundkarte die Tondaten aus dem anderen Speicherbereich B. Hat die Soundkarte den momentan Speicherbereich komplett abgespielt, vertauscht man einfach die Zuständigkeit der Speicherbereiche. Nun wird der Speicherbereich B vom Prozessor mit neuen Daten befüllt und die Soundkarte spielt Speicherbereich A ab. Aus diesem Grund ist das Modul Control-Unit nötig. Es enthält eine Zustandsmaschine, dass eben zwischen diesen beiden Adressbereichen 51

2 hin- und herschaltet. Im Rahmen des Praktikums muss die Control-Unit allerdings nicht entworfen werden. Um den Soundcore alle Informationen, die er zum Abspielen benötigt, zu bieten wurde das Register-Modul implementiert. Die Register können von außen adressiert werden und somit beschrieben bzw. gelesen werden. Um die Anbindung an die Master-Logik und an das Register Modul muss sich nicht gekümmert werden, die notwendigen Signale sind bereits verbunden. Wichtig ist hier allderings nochmal, dass alle Entity-Deklarationen eingehalten werden. Abbildung 8.1: Soundkarte Top-Level Schema Aufgabenstellung Die Aufgabenstellung ist für jedes einzelne Modul gleich. 1. Schreiben Sie eine synthetisierbare VHDL-Beschreibung des Moduls. Halten Sie sich dabei genau an die vorgegebene Entity-Deklaration, damit die Module später zusammen passen 2. Erstellen Sie eine Testbench für das Modul, mit der sich das Verhalten vollständig überprüfen lässt. Bauen Sie auch absichtliche Fehler in ihr Modul ein, um die Qualität der Testbench zu überprüfen! 3. Synthetisieren Sie ihr Modul. Betrachten Sie dazu die erzeugt log-datei (Warnungen, Fehlermeldungen, unerwünschte Latches). 52

3 Aufgabe 1: Das Core-Modul Das Core-Modul soll mit Hilfe von Pulse-Weiten-Modulation aus 8-Bit Eingangswerte analoge Pegel am Lautsprecher erzeugen. Dabei wird bei konstanter Wiedergabe-Abtastfrequenz das Tastverhältnis des Signales moduliert, also die Breite (nicht etwa Weite) eines Impulses verändert. Schnittstelle: 1 entity core is 2 port ( 3 sound_data_in : in std_logic_vector (7 downto 0); 4 pwm_out_l : out std_logic; 5 pwm_out_r : out std_logic; 6 clk : in std_logic; 7 enable : in std_logic 8 ); 9 end core; Code 8.1: Die Core-Modul Entity Hinweise: Das Core Modul soll die PWM mit Hilfe eines 8-Bit Zählers realisieren, wobei der Eingang sound_data_in das Tastverhältnis vorgibt. Ist beispielsweise der Eingang sound_data_in mit 50 initialisiert, so soll das Core Modul für 50 Takte von clk eine logische eins an den Ausgängen pwm_out_l und pwm_out_r erzeugen. Nach diesen 50 Takten soll wieder eine logische Null angelegt werden bis der maximale Zählerstand von 255 (8 Bit) erreicht ist. Aufgabe 2: Das Sample-Clock Modul Das Sample-Clock Modul erzeugt den Takt für die Wiedergabe-Abtastfrequenz (beispielsweise 11 khz). Mit dem Ausgangs-Signal ref_trigger dieser Frequenz wird der Tonwert am core Modul verändert. Schnittstelle: 1 entity sample_clock is 2 Port ( 3 sample_rate : in std_logic_vector(31 downto 0); 4 ref_trigger : out STD_LOGIC; 5 clk : in STD_LOGIC; 6 enable : in STD_LOGIC 7 ); 8 end sample_clock; Code 8.2: Die Sample-Clock Entity Hinweise: Das Sample-Clock Modul soll als einfacher Zähler realisiert werden. Der maximale Zählerstand wird mit dem Eingang sample_rate vorgegeben, ist außerdem der maximale Zählerstand erreicht, so soll am Ausgang ref_trigger für einen Takt von clk eine logische Eins anliegen. 53

4 Beispiel-Rechnung zur Bestimmung des sample_rate Wertes für Wiedergabe-Abtastfrequenz von 11kHz: 4545= 50MHz 11kHz = clk Takt Wiedergabe Abtast f requenz Aufgabe 3: Der Adressengenerator Der Adressengenerator wird ab sofort auch pass through Modul genannt, da er die Adresse des nächsten zu spielenden Tonwert an die Master-Logik durchreicht. Das pass through Modul startet außerdem die Master- Transaktion um den Tonwert von der entsprechenden Adresse abzuholen. Schnittstelle: 1 entity pass_through is 2 Port ( 3 clk: in std_logic; 4 address_start: in std_logic_vector(31 downto 0); 5 a_length: in std_logic_vector(31 downto 0); 6 enable: in std_logic; 7 load: in std_logic; 8 master_busy: in std_logic; 9 enable: in std_logic; 10 go: out std_logic; 11 address_out: out std_logic_vector(31 downto 0); 12 address_done: out std_logic 13 ); 14 end pass_through; Code 8.3: Die Adressengenerator Entity Hinweise/Funktionsweise: Der Adressengenerator soll ebenfalls als Zähler realisiert werden, welcher immer um Eins inkrementiert. Zu Beginn müssen die Startadresse (address_start) und die Länge (a_length) des Speicherbereichs, von dem die Tonwerte gelesen werden sollen, mit dem load-signal geladen werden. Das erzeugen einer neuen Adresse address_out, sprich das Inkrementieren, soll erfolgen, sobald das Signal start, welches der Freigabe der Zustandsmaschine entspricht, eine logische Eins aufweist. Zusätzlich soll nur mit dem Takt der Wiedergabe-Abtastfrequenz (enable) eine neue Adresse generiert werden. Ist außerdem das Ende des Speicherbereichs erreicht, so muss das der Zustandsmaschine mitgeteilt werden, indem das Signal address_done auf eine logische Eins gesetzt wird. Die Zustandsmaschine reagiert darauf indem sie das start-signal weg nimmt und somit den Adressengenerator anhält. Ist das Ende des Speicherbereichs allerdings noch nicht erreicht, so muss die Master-Logik, sofern sie nicht beschäftigt ist (master_busy), ausgelöst (go) werden. Ist die Master-Logik nicht beschäftigt, so wird der entsprechende Wert von der Adresse address_out abeholt. War die Master-Logik belegt, so muss diese in den folgenden Systemtakten (clk) abgefragt werden und sobald sie frei ist gestartet werden. 54

5 Aufgabe 4: Das Soundcore Modul Betrachten Sie nun das gegebene soundcore Modul und überprüfen Sie, ob ihre Entity-Deklarationen mit denen des soundcore übereinstimmen. Nun soll das Sound-Modul im Ganzen simuliert und getestet werden. Schreiben Sie dafür eine Testbench, als Vorlage können Sie die Auszüge einer Testbench im Anhang verwenden. Die Vorlage besitzt zwei Prozesse, zum einen Prozess, der die Master-Logik nachstellt und zum anderen einen Prozess, welcher für die Takt-Erzeugung zuständig ist. Die Testbench könnte nun im Hauptprogramm folgendermaßen Ablaufen. Man definiert sich ein Speicherabbild und befüllt diesen mit zufälligen Werte. Die Definition könnte bespielsweise wie folgt aussehen: type t_memory is array (0 to 256) of std_logic_vector(31 downto 0); signal mem_content : t_memory := ( 16#0000# => x" ", 16#0001# => x" ", ); Anschließend initialisiert man das Sound-Modul mit Standard-Werten und startet es. Man könnte nun beispielsweise im Hauptprogramm der Testbench überprüfen, ob die Daten vom Speicherabbild identisch mit denen sind, was das soundcore-modul abgeholt hat. Eine Alternative wäre allerdings auch die Signale im Waveform-Editor zu überprüfen. Finden Sie nun einen geeignet Weg um das Sound-Modul zu testen. 55

6 Anhang Vorlage für die Testbench 1 -- process is simulating a master memory access 2 memory : process 3 begin 4 wait on go; 5 if go = 1 then 6 master_busy <= 1 ; 7 wait for mem_delay; 8 sound_data_in <= mem_content (conv_integer (address_out)); 9 master_busy <= 0 ; 10 end if; 11 end process; Clock process definitions 14 clk_process : process 15 begin 16 clk <= 0 ; 17 wait for clk_period/2; 18 clk <= 1 ; 19 wait for clk_period/2; 20 end process; Hauptprogramm 23 stim_proc : process 24 begin Beispiel zur Initialisierung 26 enable_global_intr <= 0 ; 27 sample_rate <= x" a"; 28 wait_on_completion_n <= 1 ; 29 address_1_in <= x" "; 30 address_2_in <= x" "; 31 length_in <= x" a"; 32 wait for 10 ns; 33 start <= 1 ; fügen sie geeignete Testmuster ein wait for clk_period*100; 38 wait; 39 end process; 40 end; Code 8.4: Vorlage für die Testbench 56