Prototyping eines universellen ISM-Band Transmitters auf Basis des NI FlexRIO MDK

Transkript

1 Prototyping eines universellen ISM-Band Transmitters auf Basis des NI FlexRIO MDK Dipl.-Ing. (FH) Alexander Weidel A M S Software GmbH Dipl.-Ing. (FH) Christoph Landmann, M.Sc. National Instruments Germany GmbH

2 Agenda Evolution der Datenerfassung Von ASIC bis FPGA FlexRIO Flexible, Rekonfigurierbare I/O für ATE-Systeme Basis- und Adaptermoduloptionen Entwicklung von I/O-Knoten für LabVIEW FPGA (CLIP) Praxisbeispiele Design, Entwicklung und Integration Benutzerdefinierte Adaptermodule (FlexRIO MDK) BSP I: Entwicklung eines GPIO Boards BSP II: Prototyping eines universellen ISM-Band Transmitters

3 Multifunction DAQ - MIO Universelle I/O mit vordefiniertem Frontend Anwendung auf Host ASIC-IP für Steuerung, Timing und Triggerung Vordefinierte I/O-Typen und API-Funktionen Gepufferte bzw. Einzelwert-I/O (RT)

4 Intelligent DAQ - RIO Rekonfigurierbare FPGA-I/O mit vordefiniertem Frontend Anwendung auf FPGA und Host FPGA-IP für individuelle Steuerung, Timing und Triggerung Vordefinierte I/O-Typen und allgemeine API Deterministische, parallele Verarbeitung

5 Intelligent DAQ - FlexRIO Rekonfigurierbare FPGA-I/O mit benutzerdefiniertem Frontend Anwendung auf FPGA und Host FPGA-IP für individuelle Steuerung, Timing und Triggerung Modulare IO-Typen und allgemeine, anpassbare API-Funktionen Deterministische, parallele Verarbeitung

6 Intelligent DAQ - FlexRIO Rekonfigurierbare FPGA-I/O mit benutzerdefiniertem Frontend Xilinx Virtex-5 FPGA (LX30 LX110) Bis zu 132 GPIO-Kanäle (SE bzw. 66 DIFF) Bis zu 128MB DDR2 DRAM Direkter FPGA-I/O Zugriff (max. I/O-Performance)

7 FlexRIO Adaptermoduloptionen Adaptermodule von National Instruments Einfache Integration über LabVIEW FPGA und NI-RIO Treiber Keine Kenntnisse in HDL notwendig Adaptermodule von Drittanbietern ZusätzlichesI/O-Portfolio Benutzerdefinierte Design- und Integrationsdienstleistungen NI FlexRIO Adapter Module Development Kit Kenntnisse in PCB Design/Fertigung notwendig Beschreibungin HDL und XML

8 Component-Level IP (CLIP) Integration von HDL in LabVIEW FPGA (8.6+) Component Level IP (CLIP) läuft parallel zum FPGA-VI (Legacy HDL-Knoten folgt dem LV-Datenfluss) User CLIP-Knoten zur Integration von 3rd party IP-Cores Socketed CLIP ermöglicht den Hardwarezugriff

9 Entwicklung auf Basis des FlexRIO MDK Schaltplanerstellung und Elektrosimulation Layout und Routing Programmierung in HDL AnalogFrontEndCLIP.vhd entity AnalogFrontEnd is port ( adcch0_lv : out std_logic_vector(15 downto 0); adcch0_tb : in std_logic_vector(15 downto 0) := x"0000" ); end AnalogFrontEnd; architecture rtl of AnalogFrontEnd is begin end rtl; adcch0_lv <= adcch0_tb;... Integration in LabVIEW

10 General Purpose Board (GPBoard) 8 Kanal 50 KS/s ADC (I²C) Funktions- generator RS232C- Schnittstelle Character-LCD (SPI) Temperatursensor LEDs, Schalter, Taster 96-pol Buchse (Break-Out) Externer Takt-bzw. Triggereingang

11 Schaltplanerstellung (GPBoard) Blockdiagramm

12 Schaltplanerstellung (GPBoard) AD-Wandler Funktionsgenerator General Purpose IO

13 Platinenlayout (GPBoard) Vektorgrafik Platinenumriss und Connector CAD PCB

14 Platinenlayout (GPBoard) Entwurf und Leiterplatte

15 FlexRIO Software Architektur Integration über Component-Level IP (CLIP)

16 FlexRIO Software Architektur Erstellen eines CLIP-Knotens für LabVIEW FPGA IP in Form von VHDL Hinzufügen einer optionaler Constraintsdatei (Timing, Signalstandards) XML-Deklarationsdatei als Bindeglied zwischen Top-Level Entityund LabVIEW FPGA I/O

17 Integration in LabVIEW FPGA AnalogFrontEndCLIP.vhd entity AnalogFrontEnd is port ( adcch0_lv : out std_logic_vector(15 downto 0); adcch0_tb : in std_logic_vector(15 downto 0) := x"0000" ); end AnalogFrontEnd; architecture rtl of AnalogFrontEnd is begin adcch0_lv <= adcch0_tb;... AnalogFrontEndCLIP.xml <?xml version="1.0" encoding="utf-8"?> end rtl; <CLIPDeclaration Name= AnalogFrontEnd"> <HDLName>AnalogFrontEnd</HDLName> <InterfaceList> <Interface Name= AnalogIO"> <InterfaceType>LabVIEW</InterfaceType> <Signal Name= ADC Ch0_LV"> <HDLName>adcCh0_LV</HDLName> <DataType><I16/></DataType> <Direction>FromCLIP</Direction> <SignalType>data</SignalType> </Signal> </Interface> </InterfaceList> </CLIPDeclaration>

18 ISM Band Transmitter 4 Übertragungskanäle (2 x 443 MHz, 2 x 868 MHz) 64 gepufferte DIOs Externe Kommunikation mit den Transmitterchips möglich Triggereingänge

19 MICRF405 Transmitterchip Frequenzbereich: MHz Programmierbare Frequenz und Ausgangsleistung ASK/OOK und FSK -Modulation

20 MICRF405 Konfigurationsregister

21 Fragen?

22 Vielen Dank für Ihre Aufmerksamkeit?