Simulation von in VHDL beschriebenen Systemen

Transkript

1 Simulation von in VHDL beschriebenen Systemen Prof. Dr. Paul Molitor Institut für Informatik Martin-Luther-Universität Halle Aufbau der Lehrveranstaltung Literaturangaben Allgemeines zum Entwurf digitaler Schaltungen Simulation von Hardwarebeschreibungen Funktionsweise einer Simulation Einige Fallen Testbenches Einführung in VHDL Beispiele Simulation -- 2 Designflow Spezifikation golden specification Funktionale Simulation Vorlesungen im WS 99/00 und SS 00 Logiksynthese Scanpath Vorlesung im SS 00 oder WS 00/01 Stoff der Lehrveranstaltung VHDL-Praktikum Place and Route Testbench Gate-LevelSimulation Formale Verifikation Funktionale Simulation Funktionale Simulation der Spezifikation = Überprüfung der logischen Korrektheit der Spezifikation Grobe Vorgehensweise: Anlegen ausgewählter Eingabemuster, den Stimuli Ist / Soll-Vergleich wird üblicherweise durch Testbench gesteuert... durch Simulation der Schaltung Simulation -- 3 Simulation -- 4

2 Simulation von VHDL-Beschreibungen Aktivierung eines Prozesses Welche Prozesse werden wann ausgeführt? Jeder Prozeß P sollte eine Sensibilitätsliste S(P) besitzen = Liste der Signale, von denen der Prozeß abhängt DUFKLWHFWXUH 57/ RI 1$1';25 LV SURFHVV $ % & LI & WKHQ ' $ QDQG % DIWHU QV HOVH ' $ DQG % DIWHU QV HQG LI HQG SURFHVV HQG 57/ DUFKLWHFWXUH 57/ RI 1$1';25 LV SURFHVV LI & WKHQ ' $ QDQG % DIWHU QV HOVH ' $ DQG % DIWHU QV HQG LI HQG SURFHVV ZDLW RQ $ % & HQG 57/ Simulation -- 5 Simulation -- 6 Prozeßzustände Simulationszyklus aktiv gestoppt running Prozess-Zustandsübergangsgraph: Änderung eines Signals der Sensibilitätssliste Simulator holt Prozeß aus der Queue aktiv running... läuft bis eine wait- Anweisung kommt!! gestoppt Prozeß fertig abgearbeitet... zwei Phasen: Auswertung der Signale der aktiven Prozesse Zuweisung der neuen Werte an die Signale Ereignisgesteuerte Simulation Simulation -- 8

3 Implementierung einer ereignisgesteuerten Simulation Realisierung der Ereignislisten Annahme: Alle Zeitangaben sind ein Vielfaches von t Simulationszustand zum Zeitpunkt t 0 : Liste der Ereignisse zum Zeitpunkt t 0 + t Liste der Ereignisse zum Zeitpunkt t 0 +2 t... Liste der Ereignisse zum Zeitpunkt t 0 +i t für beliebig großes i Simulationsablauf Zum Zeitpunkt t 0 +i t werden die Ereignisse der Liste (Zuweisung neuer Werte an Signale) ausgeführt und die von diesen Signalen abhängigen Prozesse aktiviert und ausgeführt. Die Annahme, daß alle Zeitangaben ein Vielfaches eines Wertes t ist, braucht man nicht, verwendet man die richtige Datenstruktur! Welche Datenstruktur bietet sich an?... denken Sie an Informatik 2 Datenstrukturen und Effiziente Algorithmen Verwende einen Heap! Simulation -- 9 Simulation Problem bei Prozessen ohne Zeitverzögerung DUFKLWHFWXUH 57/ RI 1$1';25 LV SURFHVV LI & WKHQ ' $ QDQG % DIWHU QV HOVH ' $ DQG % DIWHU QV HQG LI HQG SURFHVV ZDLW RQ $ % & HQG 57/ Es können mehrere (unendlich viele) Simulationszykeln für einen Zeitpunkt t 0 ausgeführt werden Bei Ausführung zum Zeitpunkt t 0 : L(t 0 )=L(t 0 )+(D,new_value), d.h. es werden Daten in die Ereignisliste für Zeitpunkt t 0 geschrieben, obwohl der zu t 0 gehörige Simulationszyklus schon läuft. Vorgehen von VHDL-Simulatoren: Neu eingetragene Daten in L(t 0 ) werden erst im nächsten Simulationszyklus den Signalen zugewiesen. Verwendetes Konzept: Delta-Verzögerung Eine Delta Verzögerung läßt die Simulationsuhr nicht fortschreiten! Simulation Simulation -- 12

4 Initialisierungsphase und Stopregel Beispiele zur Erklärung der Funktionsweise Initialisierung Erzeugung eines leeren Heaps Setzen aller Signale auf ihre kleinstmöglichen Werte Einfügen der von außen gesetzten Signale in den Heap Aktivierung aller Prozesse Stopregeln leerer Heap Überschreiten des zu simulierenden Zeitintervalls signal clock: bit; process clock <= not clock after 10 ns; end process; -- Ausgabe auf dem Monitor assert clock= 1 report clock auf 1 severety NOTE; assert clock= 0 report clock auf 0 severity NOTE; Keine Ausgabe auf dem Monitor! Simulator gerät zur Simulationszeit 0 in unendliche Schleife! Grund: Keine WAIT-Anweisung im Prozess! process (clock) end verhalten; wait on clock; Simulation Simulation Andere Modellierungsmöglichkeit Zweites Beispiel p signal clock: bit; clock <= not clock after 10 ns; -- Ausgabe auf dem Monitor assert clock= 1 report clock auf 1 severety NOTE; assert clock= 0 report clock auf 0 severity NOTE; end verhalten;... funktioniert auch! Grund: impliziter Prozess implizite Prozesse haben alle Signale der rechten Seite in ihrer Sensibilitätsliste p = a mod b a, b read ( a, b ) write ( p ) VHDL-Programm bestehend aus 2 Prozessen: Prozess P1 zum Berechnen von a mod b Prozess P2 zum Einlesen von a und b und Ausgeben des durch P1 berechneten Resultats p Simulation Simulation -- 16

5 VHDL-Programm zu dem Modulo-Beispiel entity modulo is end modulo; architecture verhalten of modulo is signal a,b,p: integer; calcul: process wait on a, b; p <= a mod b; end process calcul;... funktioniert leider auch nicht, da wait on p auf eine Signaländerung wartet! acquisition: process wait on p; write(zeile,string ( The result is: )); write(zeile,p); end process acquisition; Simulation p = a mod b Wo liegt das Problem? a, b read ( a, b ) write ( p ) p Prozeß wird aktiviert, wenn der Wert von p sich ändert!!... leider gilt aber 20 mod 7 = 30 mod 8 Gimme a and b: 20 7 The result is: 6 Gimme a and b: Nichts passiert mehr. Beide Prozesse warten! Simulation Von VHDL vorgesehene Lösung entity modulo is end modulo; architecture verhalten of modulo is signal a,b,p: integer; calcul: process wait on a, b; p <= a mod b; end process calcul; acquisition: process wait on p; p transaction; write(zeile,string ( The result is: )); write(zeile,p); end process acquisition;... funktioniert leider noch immer nicht, da wait on a, b ebenfalls auf Signaländerungen wartet! Simulation p = a mod b Wo liegt jetzt das Problem? Prozeß wird aktiviert, wenn der Wert von a oder von b sich ändert!! p... ist leider nicht der Fall in diesem Beispiel! a, b read ( a, b ) write ( p ) Gimme a and b: 20 7 The result is: 6 Gimme a and b: Nichts passiert mehr. Beide Prozesse warten! Simulation -- 20

6 Die funktionsfähige VHDL-Beschreibung entity modulo is end modulo; architecture verhalten of modulo is signal a,b,p: integer; calcul: process wait on a transaction, a, b; b transaction; p <= a mod b; end process calcul; acquisition: process wait on p; p transaction; write(zeile,string ( The result is: )); write(zeile,p); end process acquisition; Simulation Drittes Beispiel signal a: integer := 0; signal b: integer := 0; einlesen: process -- Test, was eingelesen wurde write(zeile,string ( The input was: )); write(zeile,a); write(zeile,string (, )); write(zeile,b); wait for 5 sec; end process einlesen; 20 7 The input was: 0, The input was: 20, 7 Die Signaländerungen erfolgen erst, wenn der Prozeß gestoppt hat!! Simulationszyklus... zwei Phasen: Auswertung der Signale der aktiven Prozesse Zuweisung der neuen Werte an die Signale Simulation Korrekte VHDL-Beschreibung signal a: integer := 0; signal b: integer := 0; einlesen: process -- Test, was eingelesen wurde write(zeile,string ( The input was: )); write(zeile,a); write(zeile,val_a); write(zeile,string (, )); write(zeile,b); write(zeile,val_b); wait for 5 sec; end process einlesen; end Möglicher architecture Dialog: verhalten; 20 7 The input was: 20, The input was: 5,4 Signale und Variablen werden verschiedenartig behandelt!!!

7 Andere korrekte Lösung signal a: integer := 0; signal b: integer := 0; einlesen: process -- Test, was eingelesen wurde wait for 0 sec; write(zeile,string ( The input was: )); write(zeile,a); write(zeile,string (, )); write(zeile,b); wait for 5 sec; end process einlesen; 20 7 The input was: 20, The input was: 5,4 Aktualisierung der Signale eines Prozesses nach jeder wait-anweisung!!! Vertauschung von Signalen signal a: integer := 0; signal b: integer := 0; einlesen: process!? a <= b; b <= a;... funktioniert! -- Test, nach dem Vertauschen wait for 0 sec; write(zeile,string ( a = )); write(zeile,a); write(zeile,string (, b= )); write(zeile,b); end process einlesen; 20 7 a = 7, b= a = 4, b = 5 Testbenches Design Under Test (DUT) VHDL Beschreibungen zur Steuerung der Simulationsläufe Eingabe der Testvektoren Vergleich der Ist- und Soll-Werte DUT Ausgabe DUT Eingabe compare go / no go Soll-Werte Read textfile and do type conversion Eine Testbench für einen Multiplexer entity mux2to1_2bit is generic (muxdel: time := 5 ns); port ( a,b: in std_logic_vector (1 downto 0); sel : in std_logic; y : out std_logic_vector (1 downto 0)); end entity mux2to1:2bit; architecture verhalten of mux2to1_2bit is with sel select y <= a after muxdel when 0, b after muxdel when 1, XX when others; entity test_mux is end test_mux; architecture testbench of test_mux is signal a, b, y: std_logic_vector (1 downto 0); signal sel: std_logic; component mux2to1_2bit port ( a, b : in std_logic_vector (1 downto 0); sel : in std_logic; y : out std_logc_vector (1 downto 0)); end component; DUT: mux2to1_2bit port map (a=>a, b=>b, y=>y, sel=>sel); stimuli: process --- hier steht der eigentliche Ist/Soll-Vergleich end process stimuli; end architecture;

8 Der eigentliche Ist/Soll-Vergleich der Testbench entity test_mux is end test_mux; architecture testbench of test_mux is signal a, b, y: std_logic_vector (1 downto 0); signal sel: std_logic; component mux2to1_2bit port ( a, b : in std_logic_vector (1 downto 0); sel : in std_logic; y : out std_logc_vector (1 downto 0)); end component; DUT: mux2to1_2bit port map (a=>a, b=>b, y=>y, sel=>sel); stimuli: process... end process stimuli; end architecture; sel <= X ; a <= 00 ; b<= 11 ; wait for 0 ns; assert (Y= XX ) report Test failed on sel=x ; sel <= 0 ; wait for 40 ns; assert (Y= 00 ) report Test failed on sel=0 ; a <= 01 ; wait for 40 ns; assert (Y= 01 ) report Test failed on sel=0 -- A not changed ;... Testbench für den Wecker library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_textio.all; use STD.textio.all; entity Test_Wecker is end Test_Wecker; architecture Testbench of Test_Wecker is signal S : bit_vector (1 to 5) signal LED0, LED1, LED2, LED3 : std_logic_vector (6 downto 0); signal ring : std_logic; component Wecker port (S : in bit_vector (1 to 5); LED0: out std_logic_vector (6 downto 0);... LED3: out std_logic_vector (6 downto 0); ring : out std_logic;) end component; DUT: Wecker port map (S, LED0, LED1, LED2, LED3, ring); TB: block stimulus: process variable switch: bit_vector (1 to 5); variable LED: std_logic_vector (6 downto 0); file test_file: text is in test.txt ; variable myline: line; variable sim_time: time; variable good_time: boolean; variable good_vector: boolean; variable whitespace: character; Lese aus File test.txt die Input- Werte, evtl. die Soll-Werte und vergleiche mit den Ist-Werten! end process; end block; end; (Vereinfachte) Datei test.txt -- nach 4 Minuten Zeit setzen -- setze Stunden 240 sec sec sec aktiviere Alarm und drücke gleichzeitig S(3) und S(4) 360 sec setze Minuten und Stunden gleichzeitig 600 sec sec (... nur mit Inputwerten) Simulation Der stimulus-prozess command_loop: DUT: Wecker port map (S, LED0, LED1, LED2, LED3, ring); TB: block stimulus: process variable switch: bit_vector (1 to 5); variable LED: std_logic_vector (6 downto0); file test_file: text is in test.txt ; variable myline: line; variable sim_time: time; variable good_time: boolean; variable good_vector: boolean; variable whitespace: character;... end process; end block; while not endfile(test_file) loop readline(test_file, myline); read(myline, sim_time, good_time); next command_loop when not good_time; wait for (sim_time - now); while (myline length > 0) and (myline(myline left) = or myline(myline left) = ht) loop read(myline,whitespace); end loop; read(myline,switch,good_vector); if (not good_vector) or (switch length>5) then assert false report incorrect switch severity warning; next command_loop; end if; S <= switch; end loop;