N. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, VHDL Formelsammlung

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1 VHDL Formelsammlung INHALTSVERZEICHNIS: 1 DATENOBJEKTE SIGNAL: VARIABLE: CONSTANT 2 2 DATENTYPEN selbstdefinierte Aufzähltypen (Deklaration) Physikalische Datentypen Untertypen Array 3 3 DEKLARATION VON VARIABLEN, KONSTANTEN UND SIGNALEN 4 4 ATTRIBUTE 4 5 ZUWEISUNG 4 6 SPEZIELLE ZUWEISUNGEN BEI SIGNALEN Inertial (entspricht blankem AFTER) Transport Reject Mehrfachzuweisungen Spezielle Zuweissungen zur Verhaltensmodellierung Selected Assignment: WITH..SELECT..WHEN-Anweisung Conditional Assignment: WHEN..ELSE-Anweisung 5 7 MODELLE Entity Architectures Architecture (structural) Architecture (behavioral) Architecture (sequentiell) Configuration sequential & behavioural: structural: 8 8 SEQUENTIELLE STATEMENTS Der Prozeß IF-Anweisung CASE-Anweisung LOOP-Anweisung NEXT-Anweisung EXIT-Anweisung ASSERT-Anweisung WAIT-Anweisung 10 9 WEITERE ANWEISUNGEN LIBRARY-Anweisung USE Package bzw Package Body GENERIC LOGISCHE OPERATOREN 11 - VHDL-Formel / Seite 1.1 -

2 VHDL-BEFEHLE 1 Datenobjekte 1.1 SIGNAL: SIGNAL signal_name :datentyp ; Können deklariert werden im Deklarationsteil von Entities Architectures Packages Stellen mitunter Verbindungen zwischen ENTITIES her. 1.2 VARIABLE: VARIABLE variablen_name :datentyp ; Zuweisung sofort. Können deklariert werden im Deklarationsteil von Prozessen (zwischen PROCESS und BEGIN) Unterprogrammen 1.3 CONSTANT CONSTANT constant_name : datentyp ; Können deklariert werden im Deklarationsteil von Entities Architectures Packages 2 Datentypen können deklariert werden im Deklarationsteil von Packages Entities Architectures vordefiniert: BIT: 0, 1 REAL: Gleitpunktzahlen (um 0 symmetrisch) INTEGER: ganze Zahlen (4 Byte) CHARACTER: 0-9, a - z, A - Z BOOLEAN: true, false Std_logic: U, X, 0, 1, Z, W, L, H, -, TIME: Zeit in fs, ps, ns, us, ms, sec, min, hr - VHDL-Formel / Seite 1.2 -

3 2.1 selbstdefinierte Aufzähltypen (Deklaration) TYPE Typname IS (Element1, Element2, Element3); Deklaration eines Aufzähltys mit den Elementen Element1, Element2, Element Physikalische Datentypen PORMAT: TYPE TypName IS RANGE Wert1 TO Wert2 UNITS Einheit1; Einheit2 = 1000 Einheit1; Einheit3 = 1000 Einheit2; END UNITS; Legt eine physikalische Größe fest. Einheit1 ist die kleinste mögliche Angabe (z. B. pico). 2.3 Untertypen SUBTYPE Name IS Typname RANGE Wert1 TO Wert2; Deklaration eines Untertyps aus dem Bereich [Wert1,Wert2] des Typs Typname. 2.4 Array Vordefiniert: String, Bit_Vector, Std_Logic_Vector TYPE arrayname IS ARRAY (Wert1 TO Wert2) OF DatenTyp; TYPE arrayname IS ARRAY (SpezDatentyp) OF DatenTyp; MEHRDIMENSIONAL: TYPE arrayname IS ARRAY (Wer1 TO Wert2, Wert3 TO Wert4) OF DatenTyp; Deklariert ein Array. SpezDatenTyp ist ein Aufzähltyp mit einer festgelegten Anzahl von Elementen (kann auch selbst definiert sein). Die Indizes des Arrays sind dann die Elemente von SpezDatenTyp. Inhalt des Arrays sind vom Typ DatenTyp. Auch möglich: Änderung der sequentiellen Abfolge: TYPE arrayname IS ARRAY (Wert_hi DOWNTO Wert_lo) OF DatenTyp; - VHDL-Formel / Seite 1.3 -

4 3 Deklaration von Variablen, Konstanten und Signalen VARIABLE VarName1, VarName2: Datentyp1; VARIABLE VarName3: Datentyp2 :=Wert; CONSTANT ConstName: Datentyp:= Wert; SIGNAL SigName1, SigName2: Datentyp1; SIGNAL SigName3: Datentyp2; Definition von Variablen, Konstanten bzw. Signalen, die im Programm verwendet werden. Variablen können nur direkt nach der Process-Anweisung definiert werden (vor begin!).signale können innerhalb eines Package, einer architecture oder als Port einer Entity deklariert werden. 4 Attribute... left... right... high... low... length... range... reverse_range signal event signal active signal last_event signal last_value signal last_active linke Grenze rechte Grenze obere Grenze untere Grenze Länge eines Arrays Bereich Bereich umgekehrt true, wenn Ereignis true, wenn Signalzuweisung Zeitdifferenz zur letzten Signaländerung Wert vor der letzten Signaländerung Zeitdifferenz zur letzten Signalzuweisung 5 Zuweisung VarName := Wert; SigName <= Wert [AFTER Zeitwert]; Zuweisung eines bestimmten Wertes zu einer Variable bzw. zu einem Signal. Bei einem Signal kann angegeben werden, nach welcher Zeit (Zeitwert), der Wert (hier konstant) übernommen werden soll. Beachte: Variablenzuweisungen im Process werden sofort ausgeführt. Signalzuweisungen nur geplant im Process sollten grundsätzlich zuerst die Variablenzuweisungen und dann die Signalzuweisungen gemacht werden! Variablen sind nicht nach außen sichtbar oder weiterverwertbar. - VHDL-Formel / Seite 1.4 -

5 6 Spezielle Zuweisungen bei Signalen 6.1 Inertial (entspricht blankem AFTER) SigName2 <= [INERTIAL] SigName1 AFTER Zeitwert; SigName1 wird von SigName2 nach Zeitwert übernommen, vorausgesetzt SigName1 lag für die Dauer von Zeitwert an. SigName1 kann auch ein konstanter Wert sein. 6.2 Transport SigName2 <= TRANSPORT SigName1 AFTER Zeitwert; SigName2 übernimmt SigName1 um die Zeit Zeitwert verschoben. 6.3 Reject SigNam2 <= REJECT Zeitwert1 INERTIAL SigName1 AFTER Zeitwert2; SigName1 wird um Zeitwert2 versetzt von SigName2 übernommen, wenn SigName1 mindestens für die Dauer von (Zeitwert2-Zeitwert1) anlag. 6.4 Mehrfachzuweisungen SigNam1 <= Expression1 AFTER Zeitwert1, expression2 AFTER Zeirtwert2,... ; 6.5 Spezielle Zuweissungen zur Verhaltensmodellierung Conditional und selected assignment für multiple drivers in nebenläufiger Umgebung beim behavioural modelling Selected Assignment: WITH..SELECT..WHEN-Anweisung WITH Datenobjekt SELECT Zielausdruck <= Ausdruck1 WHEN Wert_1, Ausdruck2 WHEN Wert_2,... AusdruckX WHEN OTHERS; Hinter WHEN stehen die Inhalte des Datenobjekts (= Bedingung), für die dem Zielausdruck der entsprechende Ausdruck zugewiesen wird. WHEN OTHERS kann entfallen Conditional Assignment: WHEN..ELSE-Anweisung ZielAusdruck <= Ausdruck1 WHEN Bedingung1 ELSE Ausdruck2 WHEN Bedingung2 ELSE... AusdruckX WHEN BedingungX ELSE AusdruckY Hinter WHEN steht die Bedingung, für die der entsprechende Ausdruck dem ZielAusdruck zugewiesen wird. Entspricht einer IF-Anweisung. - VHDL-Formel / Seite 1.5 -

6 7 Modelle bestehen i.d.r. aus drei Grundelementen: ENTITY: entspr. Schaltplansymbol mit nach außen sichtbaren Signalen ARCHITECTURE: entspr. funktionsmäßigem Innenaufbau einer ENTITY CONFIGURATION: weist einer ENTITY eine best.(von evtl. mehreren Varianten einer) ARCHITECTURE zu. 7.1 Entity ENTITY Bauteil1 IS PORT (Eingang1,Eingang2,..., EingangN: IN BIT; Ausgang1, Ausgang2,..., AusgangM: OUT BIT); -- IN OUT INOUT BUFER END ENTITY Bauteile; Beschreibt eine Bauform (z.b. NAND) anhand seiner Ein- und Ausgänge. Statt Out kann auch Inout oder Buffer verwendet werden (bei Rückkopplung). Vor PORT kann mit der Generic-Anweisung ein Parameter übergeben werden. 7.2 Architectures Grundsätzlich drei verschiedene Möglichkeiten, eine Architecture zu beschreiben: structural: Struktur (oder Schaltplan) aus anderen ENTITIES behavioural: Verhaltensmäßig aus logischen Grundverknüpfungen: sequential: sequ. in Form eines Prozesses: Architecture (structural) ARCHITECTURE arc_bauteil2_str OF Bauteil2 IS Signal- und Konstantendeklaration; COMPONENT Bauteil1 IS PORT (Eingang1,Eingang2,..., EingangN: IN BIT; Ausgang1, Ausgang2,..., AusgangM: OUT BIT); END COMPONENT; COMPONENT Bauteil2... END COMPONENT; BEGIN Name1: Bauteil1 PORT MAP (Eingangssignale, Ausgangssignale);... NameN: Bauteil1 PORT MAP (Eingangssignale, Ausgangssignale); END ARCHITECTURE arc_ Bauteil2_str; Beschreibt das Verhalten einer Bauform strukturell mit Hilfe der Bauteile, aus denen die Bauform besteht (sind vorher definierte ENTITIES). - VHDL-Formel / Seite 1.6 -

7 Die Namensgebung arc_bauteil2_str ist nicht zwingend. So erkennt man jedoch auf einen Blick, daß hier die Architektur des Bauteils Bauteil2 strukturell beschrieben wird. In der COMPONENT-Anweisung werden die Bauteile aufgeführt, aus denen das Bauteil Bauteil2 besteht, also in diesem Fall aus Bauteil1. Name1- NameN sind die Bezeichnungen in der Gesamtschaltung für Bauteil1. Hinter der PORT MAP vor dem Strichpunkt kann mit GENERIC MAP bzw AFTER (siehe 10. Generic) ein Aktualparamter übergeben werden, wenn der Formalparameter in der Entity der Komponente und in der Architecture in der Component-Anweisung definiert wurde Architecture (behavioral) ARCHITECTURE arc_bauteil2_beh OF BauteilName2 IS Signal-und Konstantendeklaration; BEGIN Ausgangssignal1<= Verknüpfung von Signalen AFTER Zeitwert1; Ausgangssignal2<= Verknüpfung von Signalen AFTER Zeitwert2; END ARCHITECTURE arc_bauteil2_beh; Hier wird das Verhalten einer Bauform durch logische Verknüpfung der Eingangssignale beschrieben. Zeitwert1 und Zeitwert2 geben die Verzögerungszeiten an. Die Signale stellen zugleich die Sensitivity-List der entspr. Befehlszeile dar Architecture (sequentiell) ARCHITECTURE arc_bauteil_seq OF BauteilName IS Signal- und Konstantendeklarationen; BEGIN PROCESS(sensitivity list) Variablendeklarationen; BEGIN Variablenzuweisungen; sequentielle Anweisungen; END PROCESS; END ARCHITECTURE arc_bauteil_seq; Beschreibt das Verhalten einer Bauform sequentiell in einem Process. Der Process läuft erst ab, wenn mindestens ein Signal in der Sensitivity Liste (siehe unter Punkt 7 Process) sich ändert. Zur Beschreibung der sequentiellen Anweisungen siehe Punkt 7 Sequentielle Statements. - VHDL-Formel / Seite 1.7 -

8 7.3 Configuration Wird die CONFIGURATION weggelassen, wird die zuletzt compilierte ARCHITECTURE der ENTITY zugewiesen sequential & behavioural: CONFIGURATION con_bauteil OF Bauteil IS FOR arc_bauteil_xxx END FOR; END con_bauteil; Sind im Quelltext mehrere Verhaltensbeschreibungen (architecture) eines Bauteils vorhanden, so wird mit der Configuration-Anweisung entschieden, welche davon in der Simulation verwendet werden soll. Bauteil: Name in der Entity. Beachte: Gilt nur für behavioral oder sequentiell beschriebenes Bauteil structural: CONFIGURATION con_bauteil OF Bauteil IS FOR arc_bauteil_str FOR label,label2,...: Bauteil1 USE ENTITY WORK.EntName(ArcName); END FOR; oder: FOR ALL: Bauteil1 USE ENTITY WORK.EntName(ArcName); END FOR; oder: FOR ALL: Bauteil1 USE CONFIGURATION WORK.con_name; END FOR; END FOR; END CONFIGURATION con_bauteil; Für strukturelle Architektur. EntName: BibName.EntNameInBib(ArcNameInBib) Bibliothek muß auch angegeben werden, wenn die Entity in der aktuellen Datei steht (WORK). 8 Sequentielle Statements 8.1 Der Prozeß [label:] PROCESS (signal1, signal2,...) -- sensitivity list Variablendeklarationen; BEGIN Variablenzuweisungen; sequentielle Anweisungen; END PROCESS [label]; Der Process muß immer eine Sensitivity Liste oder! ein Wait-Statement haben. Sequentielle Anweisungen: siehe unten. Signale können im Process nicht als Zwischenspeicher für Werte benutzt werden. Es sollte im Process nur eine einzigen Zuweisung pro Signal vorkommen. Alle Processe sind parallel aktiv. Ist ein Process zu Ende, so beginnt die Abarbeitung von vorn, sobald die Bedingung (sensitivity list) erfüllt ist. - VHDL-Formel / Seite 1.8 -

9 8.2 IF-Anweisung IF Bedingung THEN Anweisungen; [ELSIF Anweisungen;] [ELSE Anweisungen; ] END IF; -- mehfach möglich 8.3 CASE-Anweisung CASE Ausdruck IS WHEN Ausdruck1 => Anweisung1; WHEN Ausdruck2 => Anweisung2;.. WHEN OTHERS => Anweisung; END CASE; Hinter WHEN stehen die Möglichkeiten der Werte, die Ausdruck annehmen kann. WHEN OTHERS kann entfallen. 8.4 LOOP-Anweisung Format: WHILE Bedingung LOOP Anweisungen; END LOOP; oder FOR Var IN Wert1 TO Wert2 LOOP Anweisungen; END LOOP; oder LOOP Anweisungen; END LOOP; Schleife: Statt to kann auch downto verwendet werden. Eine Schleife kann mit Exit verlassen werden, mit Next kann eine Schleifenrunde übersprungen werden. FOR: Wert muß nicht extra vorher deklariert werden. Existiert eine Variable mit dem Namen Var, so kann für die Dauer der FOR-Schleifer auf sie nicht! zugegriffen werden. 8.5 NEXT-Anweisung NEXT WHEN Bedingung; Die Anweisungen bis zum nächsten End Loop werden übersprungen, wenn die Bedingung eintritt. Die Angabe einer Bedingung ist optional; wird sie weggelassen, entfällt auch When. Es ist auch möglich zwischen Next und When ein Loop Label anzugeben, an das gesprungen werden soll. - VHDL-Formel / Seite 1.9 -

10 8.6 EXIT-Anweisung EXIT loop label WHEN Bedingung; Beschreibung Verläßt eine Schleife. Die Angaben des Loop Labels und der Bedingung sind optional. Bei Weglassen der Bedingung entfällt das When. 8.7 ASSERT-Anweisung ASSERT Bedingung [REPORT Text;] [SEVERITY Ausdruck;] Ausgabe von Meldungen. Wenn die Bedingung nicht zutrifft, wird Text ausgegeben und Ausdruck, wobei Ausdruck entweder NOTE oder WARNING oder ERROR oder FAILURE sein kann (WARNING: niedrigste -. FAILURE: höchste severity). 8.8 WAIT-Anweisung WAIT ON signal; oder WAIT UNTIL true; oder WAIT FOR Zeit; Ein Process wartet auf Ereignis. Bei On wird auf eine Signaländerung gewartet, bei Until darauf, daß eine Bedingung gültig wird, bei For, daß Zeit abgelaufen ist. Der Process darf keine Sensitivity List enthalten. 9 Weitere Anweisungen 9.1 LIBRARY-Anweisung LIBRARY LibName1, LibName2...; ZUGRIFF: LibName.PackName.WertName -- z.b. ieee Der Befehl dient dazu, die Bibliothek bekanntzumachen, in der ein benötigter Wert (in einem Package) definiert ist. Er kann vor Entity, Architecture, Configuration, Package und Package Body stehen. Ohne diese Anweisung schon bekannt sind STD und WORK (aktuelle Arbeitsdatei). - VHDL-Formel / Seite

11 9.2 USE USE LibName.PackName.ALL -- z.b. ieee.std_logic_1164.all Damit können alle Deklarationen bzw Definitionen aus der Package PackName in der Bibliothek LibName benutzt werden, ohne daß der komplette Zugriffsname (siehe LIBRARY) verwendet werden muß. Es genügt die Bezeichnung, die in PackName direkt verwendet wird. 9.3 Package bzw Package Body PACKAGE PackName IS Deklarationen; END PackName; PACKAGE BODY PackName IS Definitionen; END PackName; Package enthält die Deklaratione, Package Body die Implementierungen. 10 Generic GENERIC (GenericName : TypName := Wert); oder GENERIC (GenericName : TypName); Initialisierung: GENERIC MAP (Wert); Übergibt einen Parameter in Entity (deklariert direkt hinter der ENTITY Anweisung vor PORT ) Architecture (in COMPONENT) Package (in COMPONENT) Initialisierung in der Architecture mit AFTER, wenn Wert schon vorher festgelegt? wie oben, wenn Wert noch nicht festgelegt 11 Logische Operatoren NOT ( Ausdruck) (Ausdruck1) AND (Ausdruck2) oder Bez1 AND Bez2 (Ausdruck1) OR (Ausdruck2) oder Bez1 OR Bez2 NAND NOR XOR - VHDL-Formel / Seite