1.1 VHDL-Beschreibung

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1 1 Grundlegende Konzepte in VHDL 1.1 VHDL-Beschreibung Device A Design Entity A Entity Declaration Interface Delclaration Architecture Body Functional Definition Entity Declaration - Abstraktions eines Designs * repräsentiert ein komplettes System, ein Board, einen Chip, eine Funktion oder ein logisches Gatter * besteht aus der Beschreibung von I/Os und evtl. Parametern Architecture Body Funktionale Beschreibung einer "Design Entity" - * beschreibt die Funktion auf Verhaltens-, Struktur- oder Datenfluss-Ebene 9

2 Beispiel: 4 Bit Komparator Kommentar von "--" bis Zeilenende VHDL-Schlüsselworte (Fettbuchstaben) -- Komp4; Äquivalenz entity Komp4 is port (a, b: in bit_vector (3 downto 0); equ: out bit); -- "High" bei Gleichheit end Komp4; Deklaration der Ein-/Ausgänge (in / out) Typ: Vektor (links ist msb) architecture datenfluss of Komp4 is begin equ <= '1' when (a = b) else '0'; end datenfluss Zeilenende: " ; " Signal Assignment (bedingt) 10

3 1.2 Entity entity entity_identifier is [generic (generic_interface_list);] [port (port_interface_list);] end entity_identifier Die Schnittstellensignale (port_interface_list)=: port_identifier {,...} : [mode] subtype_indication [:= expression] dabei sind: "mode": in das Signal kann nur gelesen werden out es kann nur geschrieben werden inout es kann sowohl gelesen als auch geschrieben werden buffer ähnlich wie "out", kann auch innerhalb einer Architektur gelesen werden "subtype_identication": Typ des Signals "expression": ein optionaler Ausdruck, der den Defaultwert des Signals definiert 11

4 Folgende Standard-Datentypen sind definiert: BOOLEAN: true / false BIT: '0' / '1' INTEGER: bis REAL: -1E38 bis +1E38 CHARACTER: a, b, c,... TIME: femtosec und Umrechnungsfaktoren bis Minuten SEVERITY LEVEL: note, warning, error, failure (weitere in Bibliotheken z.b.: std_logic_1164 in Standard-Bibliothek "ieee") Beispiele: entity and2 is port (e1,e2: in BIT := '0'; s: out BIT); end and2; entity speicher is port (daten: in INTEGER :=0; adressen: in INTEGER; takt: in BIT) end and2; 12

5 1.2.2 Generic-Parameter (generic_interface_list)=: gen_identifier {,...} : subtype_indication [:= expression] Mit Hilfe von Generic-Parametern können Komponenten parametrisiert werden Beispiel: entity and2 is generic (default: BIT := '0'); port (e1,e2: in BIT := default; s: out BIT); end and2; 13

6 1.3 Architecture Innerhalb der "Architecture" einer Komponentenbeschreibung wird die Funktion der Komponente beschrieben. architecture arch_identifier of entity_name is begin -- Dekarationsbereich -- Funktions- und Strukturbeschreibung end arch_identifier; Im Deklarationsbereich können nur in der "Architektur" sichtbare Objekte (z.b.: Signale, Konstante, Typen,...) deklariert werden. Nach dem Schlüsselwort "begin" folgt die eigentliche Beschreibung des Verhaltens mit Hilfe von sogenannten "concurrent statements". 14

7 Unterschiedliche Beschreibungsmöglichkeiten! Beispiel: NOR-Gate ENTITY nor_gate IS PORT (a,b: IN BIT; c: OUT BIT); END nor_gate; ARCHITECTURE dflow OF nor_gate IS - - Deklarationsbereich BEGIN - - Conditional Signal Assignment Statement c <= '1' WHEN a = '0' AND b = '0' ELSE '0' WHEN a = '0' AND b = '1' ELSE '0' WHEN a = '1' AND b = '0' ELSE '0' WHEN a = '1' AND b = '1' ELSE '0'; - - beliebige Zahl von WHEN-ELSE Kombinationen möglich - - allerdings muss das letzte Statement ein "ELSE" mit - - anschließendem Signalzustand sein END dflow; ENTITY nor_gate IS PORT (a,b: IN BIT; c: OUT BIT); END nor_gate; ARCHITECTURE dflow2 OF nor_gate IS BEGIN c <= a NOR b; END dflow2; 15

8 1.3.1 Verknüpfung mehrerer Funktionen durch Signale Beispielschaltung: Eine Änderung von z.b. "b" wirkt sich auf den Ausgang "out_1" und auf interne Signal "int" aus! Definition des internen Signals "int" in der Declarative Region der Architecture (MODE ist automatisch INOUT): SIGNAL signal_name : TYPE [:= initial_value]; (Damit lassen sich der Ausgang von "NAND2" und der Eingang von "XOR2" verbinden) VHDL-Modell der Beispielschaltung: ENTITY beispielsch IS PORT (a,b: IN BIT; out_1: OUT BIT); END beispielsch; ARCHITECTURE schaltung OF beispielsch IS SIGNAL int: BIT; BEGIN int <= a NAND b; out_1 <= int XOR b; END schaltung; 16

9 1.3.2 Concurrent Execution... ARCHITECTURE schaltung OF beispielsch IS SIGNAL int: BIT; BEGIN out_1 <= int XOR b; int <= a NAND b; END schaltung; VHDL-Simulation "gleichzeitige" Abarbeitung durch "virtuelle Verzögerung" ( Reihenfolge der Signalzuweisungen ist nicht relevant) Signalzuweisung erst nach Zeit Dt Iterative Abarbeitung (bei einer Signaländerung z.b. von "b" aus "schaltung" von "beispielschaltung" erfolgt die Änderung von "b" erst nach einer Zeit "Dt"; dieser "Event" führt zu einer erneuten Zuweisung von "int" und damit auch von "out_1") Ablauf des "Beispielcodes" Zeit a b out_1 int Dt *Dt

10 1.4 Signale Signaldeklaration Signale können bei der Portdefinition in der "ENTITY" deklariert werden oder innerhalb der "Architecture" (im Deklarationsbereich, innerhalb von Prozessen,...). Wenn Signale innerhalb der "Architecture" deklariert sind, sind auch nur "beschränkt" gültig bzw. sichtbar (d.h. innerhalb der "Architecture" bzw. bestimmten Bereichen) Deklaration: signal sig_identifier {,...} : subtype_indication [:= expression]; Beispiel: signal wert: INTEGER := 16-4; signal daten bitvector (31 downto 0); signal daten2 bitvector ((breite-1) downto 0); -- breite mit "generic" definiert Signalzuweisung Die Zuweisung erfolgt durch "<=" sig_name <= waveform; 18

11 1.4.3 Zeitabhängige Zuweisungen (nur für Verhaltensbeschreibung) c<= a NOR b AFTER x ns Bei einer Signalzuweisung nimmt der Ausgang nach einem "Event" (Änderung des Zustandes eines Einganges) erst nach x ns einen neuen Zustand an; "Spikes" kürzer als x ns werden unterdrückt c<= TRANSPORT a NOR b AFTER x ns Auch Änderungen, die kürzer als x ns sind, wirken sich auf den Ausgang aus Bedingte Signalzuweisung sig_name <= waveform when bool_expression else {waveform when bool_expression else} waveform; Je nach dem Wert von "bool_expression" wird entschieden, welcher "waveform-ausdruck" dem Signal "sig_name" zugewiesen wird. Es kann in jedem Fall ein Wert zugewiesen werden, weil der "letzte Wert" nicht an eine Bedingung geknüpft ist. 19

12 1.4.5 Selektierte Signalzuweisung with expression select sig_name <= { waveform when choices,} waveform when choices; In Abhängigkeit von dem aktuellen Wert von "expression" kann eine bestimmte Zuweisung erfolgen. ACHTUNG: Es müssen alle Möglichkeiten zugeordnet werden können! Mit dem Schlüsselwort others können alle noch nicht definierten Möglichkeiten abgedeckt werden. Beispiel: entity alu is port (a,b, sel: in INTEGER; q: out INTEGER), end alu; architecture behave of alu is begin with sel select q <= a + b when 0, a b when 1, a * b when 2, a when others; end behave; 20

13 1.5 Datentypen Für die Modellierung auf Gatterebene sind z.b. die VHDL-Definitionen "bit" bzw. "bit_vector" mit den Werten '0' und '1' nicht ausreichend, weil damit z.b. keine Kurzschlüsse, keine undefinierten Zustände,... simuliert werden können. Daher wurden weitere Datentypen in dem IEEE Standard 1164 definiert, z.b.: Datentyp std_ulogic 'U' Uninitialized 'X' Forcing Unknown '0' Forcing 0 '1' Forcing 1 'Z' High Impedance 'W' Weak Unknown 'L' Weak 0 'H' Weak 1 '-' Don t Care Reihe von Funktionen wie Busdefinitionen Operatoren Auflösungsfunktionen etc. Einbinden der Bibliothek in VHDL- Code: LIBRARY ieee; USE ieee.std_logic1164.all; 21

14 1.6 Operatoren VHDL unterscheidet 7 Klassen von Operatoren (nicht für alle Datentypen definiert "Operator Overloading" ist möglich) logical AND OR NAND NOR XOR XNOR relational = /= < <= > >= shift SLL SRL SLA SRA ROL ROR adding + - & sign + - multiply * / MOD REM misc ** ABS NOT 10

15 1.7 Prozesse Mit Hilfe von Prozessen kann in VHDL auf effektive Weise das Verhalten komplexer Schaltungen beschrieben werden. Innerhalb eines Prozesskörpers werden die Anweisungen dabei sequentiell ausgeführt (wie in herkömmlichen Programmiersprachen). [process_label:] process [(sensitivity_list)] Deklarationen (keine Signale!) begin Sequentielle Statements; end process [process_label]; sensitivity_list: Reihe von Signalen, die bei einer Änderung jeweils die Ausführung des Prozesses starten Sequentialle Statements: Statements, die, im Gegensatz zu "Concurrent Statements" nicht gleichzeitig, sondern nacheinander ausgeführt werden. Prozessausführung: Der Prozess wird in den Zustand "aktiv" (d.h. die sequentiellen Anweisungen werden durchgeführt) versetzt, wenn ein Ereignis (Event) bei einem Signal aus der "Sensitivity_List" (d.h. eine echte Signaländerung) oder bei einem von der WAIT-Anweisung spezifizierten Signalen stattgefunden hat. Die Signalzuweisungen (nicht Variablenzuweisungen) erfolgen immer erst am Ende des Prozessablaufes! 11

16 1.7.1 Variable Im Deklarationsteil einer Prozessdefinition können Variable definiert werden. Diese Variablen sind nur innerhalb eines Prozesses gültig. Variablenzuweisungen werden sofort durchgeführt (im Gegensatz zu Signalzuweisungen diese werden erst am Ende des Prozesses durchgeführt und damit ist immer nur die letzte Zuweisung wirksam). Mit Variablen können Zwischenergebnisse bis zum nächsten Prozessdurchlauf gespeichert werden. Mit Signalen können Informationen zwischen verschiedenen Prozessen ausgetauscht werden. Initialisierung wird von FPGA-Express Variablendeklaration (s. auch Signaldeklaration): nicht unterstützt!! variable var_identifier {,...} : subtype_indication [:= expression]; Variablenzuweisung Signalzuweisung var_name = expression; sig_name <= expression; 12

17 1.7.2 Sequentielle Anweisungen Innerhalb von Prozessen (und auch in Unterprogrammen) können sequentielle Anweisungen zur Implementierung von Algorithmen verwendet werden Die WAIT-Anweisungen WAIT-Anweisungen dienen zur Synchronisation von Prozessen. WAIT [ON list] [UNTIL condition] [FOR time]; Beispiele: WAIT; - - wartet endlos WAIT ON a; - - wartet auf "Event a" WAIT ON b FOR 100 ns; - - wartet 100ns auf "Event b" WAIT UNTIL a = '1' FOR 50 ns; ns Periode und a = '1' WAIT ON b UNTIL (a = '1') FOR 100 ns; - - wenn a=1, ns Periode, asynchrone Triggerung durch "Event b" Bei der Synthese gibt es je nach Synthese-Tool unterschiedliche Einschränkungen. FPGA-Express unterstützt nur "WAIT UNTIL condition" (nicht FOR...) z.b.: wait until sig_a = '1'; wait until clk'event and clk = '1'; -- warten auf positive Flanke von Signal clk 13

18 Die CASE-Anweisung (vgl. switch/case in C bzw. SELECT von Concurrent-Anweisungen) case <Kontrollausdruck> is when <Testausdruck_1> => {<Sequentielle Anweisungen>;} when <Testausdruck_1> => {<Sequentielle Anweisungen>;}... [when others {<Sequentielle Anweisungen>;} end case; Beispiel eines Multipexers: ARCHITECTURE case_arch OF mux_3 IS BEGIN PROCESS (in_a, in_b, sel) CASE sel IS WHEN '0' => output <= in_a; WHEN '1' => output <= in_b; WHEN OTHERS => output <= 'X'; END CASE; END PROCESS; END case_arch; Das "CASE-Statement" muss vollständig auflösbar sein, d.h. jedem möglichen Zustand muss eine Aktion zugewiesen werden! 14

19 Die if-anweisung IF <Bedingung_1> THEN {<Sequentielle Anweisungen>;} [ELSIF <Bedingung_2> THEN {<Sequentielle Anweisungen>;} ELSIF...;] [ELSE {<Sequentielle Anweisungen>;}] END IF; Beispiel: NAND-Gatter LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY alg_nand IS PORT (in_a, in_b : IN std_logic; c : OUT std_logic); END alg_nand; AFTER wird nicht von Synthese-Tools unterstützt!! ARCHITECTURE algorithm OF alg_nand IS BEGIN PROCESS (in_a, in_b) BEGIN IF in_a = '1' AND in_b = '1' THEN c <= '0' AFTER 15ns; ELSIF in_a = '0' OR in_b = '0' THEN c <= '1' after 15ns; ELSE c <= 'X' AFTER 15ns; END IF; END PROCESS; END algorithm; 15

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