Systembeschreibung und Entwurf

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1 Systembeschreibung und Entwurf Systemspezifikation mit Hardwarebeschreibungssprachen Bernhard Hoppe Thomas Schumann Hochschule Darmstadt University of Applied Sciences

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3 Inhaltsverzeichnis Inhaltsverzeichnis Einleitung 1 1. Spezifikation eines digitalen Systems mit VHDL Von der Spezifikation zum Chip Der VHDL Standard Modellierung kombinatorischer Logik Einführung zum VHDL Modell Multiplexer Volladdierer Mehrbitaddierer Modellierung speichernder Elemente Flip-Flop Latch Schieberegister Modellierung von Zustandsmaschinen Zähler Moore- und Mealy-Automat Zustandskodierung Simulation und Verifikation von VHDL-Modellen Modellzeit Testbench VHDL-AMS Simulationsmethodik Zusammenfassung I

4 Inhaltsverzeichnis 7. Analoge Modelle Ein einfaches Beispiel: Widerstand Objekte in Analogmodellen Terminals Quantities Implizite Quantities Abstraktionsgrade: Das Leitungsmodell Zusammenfassung Heterogene analoge Modelle Lösbarkeit Zusammenfassung Systeme mit diskontinuierlichem Verhalten Analog-digitale Schnittstellen in VHDL-AMS Analog-Digital-Wandlung Digital-Analog-Wandlung Mixed Signal Modell-Beispiele Anfangsbedingungen und Diskontinuitäten Kondensator mit Anfangsbedingung Wegumkehr beim springenden Ball Zusammenfassung Schlussbemerkungen 87 Literaturverzeichnis 88 Anhang: Der VHDL Simulator ModelSim XE Starter 89 Anhang: SystemVision 91 Verfügbarkeit Installation und Lizenzierung Aufruf von System Vision Begriffe Einrichtung eines Designprojektes in SystemVision Simulation der Stufenfunktion II

5 Inhaltsverzeichnis Anhang: SMASH-DOLPHIN 103 Smash Struktur Arbeiten mit SMASH Simulation von VHDL-AMS-Modellen Simulation eigener Modelle mit neuer.pat-dateien Schluss Stichwortverzeichnis 121 III

6 Einleitung Einleitung In diesem Lehrbrief werden Hardwarebeschreibungsprachen (HDLs, Hardware Description Languages) behandelt. Das waren ursprünglich Werkzeuge für den Digitalentwurf, die sich mittlerweile in Richtung gemischt analog-digitaler Systeme weiterentwickelt haben. Der wichtigste Vertreter dieser Sprachen in Europa ist VHDL mit der analogen Erweiterung VHDL-AMS (Analog Mixed Signal). HDLs werden bisher primär beim Entwurf digitaler elektronischer Systeme eingesetzt, um die Schaltungsvorgaben zu erfassen, das Systemverhalten zu simulieren und das erstellte Design zu verifizieren. Ihr Einsatz erfolgt zielgerichtet. Ein funktional korrekter digitaler Chip soll mit Hilfe von Sprache in möglichst kurzer Zeit entworfen werden. Wir stellen im ersten Teil des Lehrbriefs die Hardwarebeschreibungssprache VHDL vor und fassen die grundlegenden Verfahren der aktuellen Designmethodik für digitale (integrierte) Schaltungen zusammen. Dabei steht die Verwendung der Sprache bei der praktischen Modellbildung mehr im Vordergrund als die rein syntaktischen Aspekte. Heute wird keine digitale Schaltung mehr in der Praxis ohne Einsatz von HDLs entwickelt. Vielen Ingenieuren im Berufsfeld fehlen aber die einschlägigen Kenntnisse, um die Vorteile des HDL-basierten Entwurfs zu nutzen. HDL-Methoden konnten sich aber erst dann gegenüber Schaltplanentwürfen durchsetzen, als 1987 Synopsys mit dem Logiksynthesewerkzeug Design Compiler auf den Markt kam. Die Logiksynthese hat die Designverfahren revolutioniert. Ein Synthesetool analysiert das HDL-Modell, das das Schaltungsverhalten nur abstrakt beschreibt, setzt das Modell in eine boolesche Beschreibung um, optimiert die logische Struktur und bildet das Ergebnis auf die Komponenten einer ASIC-Bibliothek (logische Gatter, Flip-Flops, etc.) in der Zieltechnologie ab. Das Ergebnis ist eine Implementierung der gewünschten Funktion als Schaltung aus Bibliothekszellen. Diese Schaltung kann als VHDL-Netzliste oder in anderen Formaten ausgegeben werden und dient als Grundlage für den physikalischen Entwurf, bei dem aus der Schaltung eine Strukturdarstellung abgeleitet wird, die sich auf einen programmierbaren Logikbaustein übertragen lässt oder als ASIC-Layout an den Halbleiterhersteller gegeben werden kann. Die synthesebedingten Rationalisierungseffekte bei der Schaltungsdefinition haben den Schwerpunkt der Designaktivitäten verschoben. Der Designer beschäftigt sich heute fast nur noch mit der Frage, was implementiert werden soll und überlässt die Umsetzung in eine technologienahe Gatterbeschreibung den Computer-Tools. Statt elegante und effiziente Schaltungsvarianten zu entwickeln, ist er primär damit befasst, ein synthesefähiges VHDL-Modell zu erstellen und dessen Übereinstimmung auf Verhaltensebene und später auf Gat- 1

7 Einleitung terniveau mit den Vorgaben der System-Spezifikation (Lastenheft) zu verifizieren. Verifikation bleibt auch der Schwerpunkt im gesamten weiteren Entwurfsablauf: Nach der Synthese und der Umsetzung in die Zieltechnologie folgen zusätzliche Verifikationsschritte, die dann auch Laufzeiten durch die eingesetzten Gatter berücksichtigen. Auch bei der Verifikation bieten HDL- Modelle Vorteile. Statt die Testsignale per Hand in den Simulator einzugeben und die Ergebnisse als Wellenzüge mit bloßem Auge zu analysieren, kann man so genannte Testbench-Modelle mit HDLs entwickeln, die diese Aufgaben automatisch erledigen und selbständig die Verifikationsaufgaben abarbeiten. Im zweiten Teil des Lehrbriefs befassen wir uns mit der analogen Erweiterung von VHDL. Der Grund für diese Weiterentwicklung ist die zunehmende Bedeutung der Computersimulation in allen technischen Gebieten. In den letzten Jahrzehnten sind in der Elektrotechnik, in der Mechanik, der Chemie, usw. Methoden zur Modellierung und Simulation entwickelt worden, die sich jedoch völlig unabhängig voneinander ausgebildet haben mit jeweils eigenen Verfahrensweisen und CAD-Werkzeugen. Dies war nur solange sinnvoll, solange Teilsysteme aus verschiedenen technischen Disziplinen aufgrund der Größe und des niedrigen Integrationsgrades im Gesamtsystem klar voneinander getrennt waren und nur über klar definierte Schnittstellen in Wechselwirkung traten. Dies trifft aber heute nicht mehr zu. Aktuell werden zunehmend miniaturisierte und hoch integrierte Systeme in der Technik verwendet. Man denke nur an das Kfz, in dem beispielsweise elektronische Regler vor Ort im Rad in Bremsvorgänge eingreifen und im Motorraum direkt die Prozesse der Verbrennungsmotoren steuern oder an Mikro- und Nanosysteme, die aus optischen, chemischen, mechanischen und elektronischen Teilen bestehen, die auf engstem Raum dem gemeinsamen Halbleitersubstrat zusammenwirken. In solchen heterogenen Systemen kann man die gegenseitige Beeinflussung der Komponenten nicht mehr vernachlässigen und muss diese Effekte schon während der Entwicklung, also bei der Modellierung und Systemsimulation erfassen, will man nicht Einbußen in der Funktionalität oder zu lange Entwicklungszeiten riskieren. Deshalb besteht aktuell ein großer Bedarf an vereinheitlichten und durchgängigen Werkzeugen und Verfahrensweisen zur System-Modellierung und Simulation, die komplexe Systeme mit interdisziplinären Funktionsblöcken beschreiben können. VHDL-AMS ist ein solches Werkzeug und ist eine standardisierte Erweiterung der digitalen Hardwarebeschreibungssprache VHDL, die diese Lücke schließt. AMS steht für Analog Mixed Signal, weil ursprünglich die Modellierung von gemischt analogen und digitalen Schaltungen im Vordergrund stand. Mittlerweile sind aber neben der Elektrotechnik auch viele andere technisch wesentlichen Domänen (Optik, Fluidik, Thermodynamik, usw.) eingeschlossen worden. VHDL-AMS bietet gegenüber bisherigen Analogsimulatoren für heterogene Systeme wie SPICE [DHT] aber zwei Vorteile: die Standardisierung und als 2

8 Einleitung objektbasierte Sprache das modernere Konzept. Deshalb lag es nahe, VHDL so zu erweitern, dass auch zeit- und wertekontinuierliche Modelle geschrieben werden können. Ein VHDL-AMS-Simulator verfügt deshalb über einen analogen und einen digitalen Kern, die die jeweilige Verhaltensdomäne bearbeiten. In VHDL- AMS können über die digitalen Konzepten von VHDL hinaus beispielsweise sowohl wertkontinuierliche konservative (Terminals) wie nicht konservative Klemmen (Quantities) vorgegeben werden, über simultane Anweisungen können Differentialgleichungen eingegeben werden, und mit BREAK-Statements Diskontinuitäten im Analogsimulator behandelt werden. Die Beschreibung der gegenseitigen Beeinflussung von Systemvariablen aus verschiedenen physikalischen Disziplinen ist möglich. Dieser Lehrbrief ist wie folgt gegliedert: In den ersten Kapiteln wird die Modellbildung, Synthese und Verifikation von digitaler Elektronik behandelt. Kombinatorische Logik, Zustandsautomaten und speichernde Elemente sind hier die Grundkonstrukte. Von besonderer Bedeutung ist die Verifikation von Modellen. Dazu werden spezielle HDL-Modelle verwendet, die als Testbenches (Prüfstände) bezeichnet werden und die das zu verifizierende Design mit Testmustern ansteuern, die sich ergebenden Ausgangssignale entweder direkt bewerten oder zur weiteren Analyse in Dateien abspeichern. In den letzten vier Kapiteln wird auf die AMS-Erweiterung von VHDL eingegangen und die Modellierung rein analoger, gemischt analog-digitaler und heterogener Systeme eingegangen. Von besonderer Bedeutung bei VHDL-AMS ist die Verzahnung der ereignisgesteuerten digitalen und der zeit- und wertekontinuierlichen Auswertung der algebraischen Differentialgleichungen, die das analoge Verhalten beschreiben. Eine neue Hardwarebeschreibungssprache erlernt man wie jede Sprache nur durch fortgesetztes Üben. Digitale VHDL-Modelle können mit dem Simulator ModelSim simuliert werden. Der Halbleiterhersteller XILINX stellt diesen Simulator mit reduziertem Funktionsumfang auf seiner Homepage zu Verfügung. Mentor Graphics als führender EDA-Hersteller (EDA, Electronic Design Automation) bietet den VHDL-AMS-Simulator SystemVision ebenfalls als Download im Internet an. Lizenzen (Educational Licenses) werden für beide Tools nach der Registrierung per erteilt. Der Umgang mit diesen Simulatoren und die Download- und Lizenzierungsprozeduren werden in zwei Anhängen erklärt. 3

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10 Modellierung kombinatorischer Logik 2 Modellierung kombinatorischer Logik VHDL-Modelle kombinatorischer Logik werden in diesem Kapitel vorgestellt. Dabei wird zunächst der grundsätzliche syntaktische Aufbau eines VHDL- Modells vorgestellt. Es wird gezeigt, wie logische und arithmetische Operatoren sowie verschiedene Datentypen von Signalen zur Modellierung von Grundschaltungen kombinatorischer Logik eingesetzt werden können. 2.1 Einführung zum VHDL Modell Digitale Modelle beschreiben Systeme, in denen sich die Signale in diskreten Stufen zu diskreten Zeitpunkten ändern. Signale können innerhalb des VHDL Modells auf verschiedenen Hierarchieebenen definiert sein. VHDL Modelle setzten sich aus mindestens zwei Teilen zusammen: Einer Entity und einer Architecture. Die Entity stellt die Schnittstelle des Modells zur Außenwelt (z.b. Pins eines IC) dar. Zu jeder Entity muss es mindestens eine Architecture geben. Die Architecture beschreibt die Funktionalität oder das Verhalten der Entity. Signale können auf der höchsten Hierarchieebene innerhalb der Entity als Port-Deklaration auftreten, oder als lokale Signale in der Architecture definiert werden. Eine Entity-Deklaration hat die folgende Form: entity entity_name is port( signal_name1: port_mode port_type; signal_name2: port_mode port_type := initial_value); end entity entity_name; Signale innerhalb der Port-Deklaration besitzen einen port_mode zur Spezifizierung der Datenflussrichtung. Verwendung finden häufig die Modi: in, out, inout. Der Datentyp muss ebenfalls bei der Definition von Signalen angegeben werden. Selbsterklärend sind die Datentypen: bit und bit_vector. Die Initialisierung eines Signals als port erfolgt mit dem Zuweisungsoperator := Alle späteren Signal- sowie Signal Port-Zuweisungen erfolgen mit <= 7

11 Modellierung kombinatorischer Logik Innerhalb der Architecture wird das Verhalten des Modells durch eine oder mehrere nebenläufige Anweisungen beschrieben. Eine Architecture- Deklaration hat die folgende Form: architecture architecture_name of entity_name is -- interne Objektdeklarationen begin -- nebenläufige Anweisungen end architecture architecture_name; Zunächst aber noch einige Anmerkungen zum VHDL-Syntax: - Kommentare beginnen mit -- - Leerzeichen werden, wenn nicht von der Sprachdefinition explizit gefordert, im Quelltext ignoriert - Einschübe werden ebenfalls ignoriert, erhöhen aber die Lesbarkeit - Es wird nicht unterschieden zwischen Groß- und Kleinschreibung - Bezeichner (Namen von Signalen, Architectures, Entities) dürfen keine reservierten Wörter sein - Bezeichner beginnen immer mit einem Buchstaben. Die nachfolgenden Zeichen können Buchstaben, Ziffern oder aber auch Unterstriche sein. - Es dürfen keine zwei oder mehr Unterstriche in einem Bezeichner aufeinanderfolgen Als einführendes Beispiel zur kombinatorischen Logik wird das Modell eines Multiplexers besprochen. 2.2 Multiplexer Der folgende VHDL Code modelliert einen 1-aus-4 Multiplexer: -- multiplexer.vhd entity MUX4 is port( S: in bit_vector(1 downto 0); E: in bit_vector(3 downto 0); Y: out bit); end MUX4; architecture Behaviour of MUX4 is begin with S select Y <= E(0) when "00", E(1) when "01", 8

12 Modellierung kombinatorischer Logik E(2) when "10", E(3) when "11"; end architecture Behaviour; In der Entity Deklaration wird ein Eingangssignal E als 4bit Bus deklariert. Die Bezeichnung (x downto y) bedeutet eine absteigende Wertigkeit der einzelnen Bits des bit_vector signals. Das höchstwertigste Bit steht am weitesten links in der Bitfolge. Dies entspricht der üblichen Darstellung in der Digitaltechnik. Die logische Beschreibung des Modells erfolgt innerhalb der Architecture- Deklaration. Die Zuweisung eines Eingangssignals auf den Ausgang erfolgt durch eine so genannte selektive Signalzuweisung: Ein Selektor-Ausdruck muss auf alle möglichen Werte abgefragt werden. Werte können zusammengefasst werden durch den Ausdruck others. Die allgemeine Syntax lautet: with <Selector> select <Ausgangssignal> <= <logischer Ausdruck_1> when <Selectorwert_1>, <logischer Ausdruck_2> when <Selectorwert_2>, <logischer Ausdruck_N> when others; Kennzeichnend für die selektive Signalzuweisung ist, dass immer auf den Wert des Selektorsignals getestet wird. Soll auf unterschiedliche Bedingungen getestet werden (z.b. auf den Wert verschiedener Eingangssignale), so bietet sich die bedingte Signalzuweisung an. Die Bedingungen müssen sich dabei gegenseitig ausschließen. Die allgemeine Syntax lautet: <Ausgangssignal> <= <logischer Ausdruck_1> when <Bedingung_1> else <logischer Ausdruck_2> when <Bedingung_2> else <logischer Ausdruck_N>; Übungsaufgabe Schreiben Sie einen VHDL Code für den 4-aus-1 Multiplexer unter Verwendung der bedingten Signalzuweisung! 9

13 Modellierung kombinatorischer Logik 2.3 Volladdierer Die VHDL-Syntax unterstützt die folgenden logischen Operatoren: and, or, nand, nor, xor, xnor, not Der folgende VHDL Code modelliert einen Volladdierer, die Grundschaltung für arithmetische Hardwarestrukturen: -- volladdierer.vhd entity Volladdierer is port( A, B, Cin: in bit; S, Cout: out bit); end Volladdierer; architecture Verhalten of Volladdierer is begin S <= A xor B xor Cin; Cout <= (A and B) or (Cin and (A xor B)); end architecture Verhalten; Die zur Verfügung stehenden logischen Operatoren lassen sich nicht nur auf den Signaltyp bit, sondern auch auf bit_vector anwenden. Hierbei ist allerdings zu beachten, dass die Bitbreite der zu verknüpfenden Operanden gleich ist. Ebenfalls muss der Ergebnisvektor mit gleicher Bitbreite definiert sein. 2.4 Mehrbitaddierer Der folgende einfache VHDL Code modelliert einen binären 8bit Addierer: -- Mehrbitaddierer.vhd library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity Addierer8bit is port( A: in std_logic_vector (7 downto 0); B: in std_logic_vector (7 downto 0); Y: out std_logic_vector (7 downto 0)); end Addierer8bit; architecture Verhalten of Addierer8bit is begin y <= A + B; end architecture Verhalten; 10

14 Modellierung kombinatorischer Logik Zunächst fällt auf, dass ein anderer Datentyp für die Signale innerhalb der port-deklaration verwendet wird: Der Datentyp std_logic bzw. std_logic_vector. Bei dem Signaltyp std_logic handelt es sich um einen mehrwertigen Datentypen, für eine gegenüber dem Typ bit ( 0, 1 ) verbesserte Simulation digitalen Verhaltens. Es wird eine neunwertige Logik eingeführt, die folgende Werte umfasst: U -- Nicht initialisiert X -- Undefiniert 0 -- Starke logische Starke logische 1 Z -- Hochohmig W -- Schwach unbekannt L -- Schwache logische 0 H -- Schwache logische Don t care Dieser Datentyp sowie weitere Informationen sind in einer IEEE Bibliothek definiert [IEEE Standard 1164]. Vor der entity Deklaration muss diese Bibliothek mit einer library Anweisung deklariert werden, und über die use Anweisung muss die Verwendung des std_logic_1164 Pakets angezeigt werden. Für die Einbindung aller Modellierungskonstrukte des Pakets IEEE.std_logic_1164 müssen deshalb die folgenden zwei Zeilen vor der Entity Deklaration des Modells stehen: library IEEE; use IEEE.std_logic_1164.all; In der Architecture Deklaration wird ein Arithmetik-Operator verwendet. Die wichtigsten synthesefähigen arithmetischen Operatoren in VHDL sind + -- Addition - -- Subtraktion * -- Multiplikation 2** -- Zweierpotenz Vor der Anwendung eines Arithmetik-Operators auf Signale vom Datentyp std_logic_vector muss durch eine use Anweisung angegeben werden, ob eine vorzeichenlose (unsigned) oder eine vorzeichenbehaftete (signed) Arithmetik verwendet werden soll. Entsprechend ist die folgende Zeile nach der Einbindung des Pakets IEEE.std_logic_1164 anzugeben: use IEEE.std_logic_unsigned.all; Die Mächtigkeit der VHDL-Syntax zeigt sich, wenn der Code einem Synthesewerkzeug zugeführt wird. Synthesewerkzeuge können automatisch die VHDL-Modellbeschreibung auf die Elemente einer ASIC-Gatterbibliothek abbilden. Für den Fall des 8bit Addierers wird die Schaltung automatisch aus 11

15 Modellierung kombinatorischer Logik Grundgattern, dem Volladdierer sowie EXOR-Gatter, aufgebaut. Welche Hardwarearchitektur das Synthesewerkzeug dafür auswählt, ist an die Randbedingungen geknüpft, die der Entwickler vorgibt. Dazu greift das Synthesewerkzeug auf entsprechende IP Bibliotheken zurück. Als Beispiel ist in Abb. 2.1 eine Addierer-Bibliothek der Firma Synopsys angegeben [Synopsys- DesignWare06]. Das Syntheseergebnis des einfachen VHDL-Codes ist in Abb. 2.2 dargestellt. Hier sieht man, dass als Architektur ein Ripple-Carry Addierer gewählt wurde. Abbildung 2.1: Addierer-Bibliothek Abbildung 2.2: Syntheseergebnis des 8it Addierers 12