1 Grundlagen von VHDL

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1 TI 2 - Zusammenfassung 1 1 Grundlagen von VHDL entity Die entity deklariert die externe Schnittstelle. Es werden die elektrischen Signale (PORTS) und die zahlenmäßigen (GENERICS) Signale beschrieben. Jeder PORT hat eine Bezeichnung (z.b. x1, x2, x3, x4), einen Datentyp (z.b. bit, bit vector, std logic, std logic vector) und einen Modus. Der Modus gibt die Richtung es Signals an und ist ggf. eine Verbindungseinschränkung. in : Eingangssignal es ist nur lesend und steht immer rechts vom Gleichheitszeichen out : Ausgangssignal es ist nur schreibend und steht immer links vom Gleichheitszeichen buffer : Ausgangssignal darf gelesen und geschrieben werden inout : Bidirektional darf gelesen und geschrieben werden, jedoch legt das Synthesetool fr inout Zusatzhardware an Die architekture beinhaltet das Verhalten, hier wird die eigentliche Funktionalität implemen- achritecture tiert. interne Signale Interne Signale werden zwischen der architekture und dem Schlüsselwort deklariert mit folgener Zeile (zum Beispiel): architecture falsch of mit_vektor is signal temp : bit; -- rein internes Signal Typcast-Operator Mit Hilfe dieses Operators, knnen z.b. eine Folge von bit-signalen in einen bit vector konvertiert werden: bit_vector (x4, x3, x2, x1). 1.1 Syntaxelemente in VHDL -- Kommentar bis zum Zeilenende VHDL ist nicht casesensitive, die Groß- / Kleinschreibung ist egal whitespaceses, also Leerzeichen sind ebenso irrelevant ; schließt eine Anweisung ab Bezeichner müssen folgenden Regeln bei der Namensgebung folgen: darf aus allen alphanumerischen Zeichen bestehen der tiefgestellte Strich (underscore ) ist auch erlaubt dar fnicht am Ende und Anfang und nicht doppelt hintereinander vorkommen das erste Zeichen muss ein Buchstabe sein eine Zuweisung wird mit dem wird zu -Operator gemacht (<=) die Reihenfolge nebenlufiger Anweisungen ist gleichgültig 1.2 Bitvektoren Bitvektoren sind Felder von Bits. Die Feldgrenzen können variabel aufsteigend und absteigend deklariert werden. bit_vector(n to m) aufsteigend für n < m. Beispiel: avec: bit_vector(20 to 29); bit_vector (m downto n) absteigend für m > n. Beispiel: bvec: bit_vector(31 downto 24); 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 1

2 TI 2 - Zusammenfassung 2 Der Zugriff auf die Einzelbits eines Vektors kann erfolgen: 1. über den Index vecname(i), 2. ohne Index auf den ganzen Vektor, 3. auf einen Teilbereich (Slice) aufsteigend vecname(a to b); absteigend vecname(b downto a); Die Richtung muss zur Richtung der Definition des Vektors passen! 1.3 Datentypen aus Standard Logic Das Bekanntmachen der Library über folgende Zeilen: library IEEE use IEEE.STD_LOGIC_1164.ALL Werte für die Standard Logic: TYPE std_ulogic IS ( U, -- Uninitialized X, -- Forcing Unknown 0, -- Forcing 0 1, -- Forcing 1 Z, -- High Impedance W, -- Weak Unknown L, -- Weak 0 H, -- Weak Don t care ); 1.4 Reservierte Wörter abs access after alias all and architecture array assert attribute block body buffer bus case component configuration constant disconnect downto elsif end entity exit file for function generate generic group guarded if impure in inertial inout is label library linkage literal loop map mod nand new next nor not null of on open or others out package port postponed procedureprocess pure range record register reject rem report return rol ror select severity shared signal sla sll sra srl subtype then to transport type unaffected units until use variable wait when while with xnor xor 1.5 zwei VHDL-Modelle -- Modell eines 2:1 -- Multiplexers fr ein bit entity mux2 is port (a, b, sel: in bit; architecture tabelle of mux2 is with sel select -- falls select = 0 -- a durchschalten y <= a when 0, 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 2

3 TI 2 - Zusammenfassung 3 b when others; -- sonst b end tabelle; -- Modell eines UND Gatters -- mit zwei Eingngen entity und2 is port (in1, in2 : in bit; out1 : out bit); architecture Gleichung of und2 is out1 <= in1 and in2; end Gleichung; 1.6 Komponenten Deklaration (Teil 1) Mit dem Strukturmodell werden bestehende Module zusammengeschaltet. Die Komponenten müssen deklariert werden ehe sie benutzt werden. Der Zweck liegt in der Bekanntmachung der Ein- und Ausgänge, der generics, etc. Die Deklaration erfolgt durch die Werte der Entity mit der die Komponente beschrieben wurde. Normalerweise wird die Entity kopiert und entity durch component und end entity durch end component ersetzt. Wenn die Komponenten instanziert werden, kann ihnen ein Instanzname zugewiesen werden. Bei der Instanzierung werden die Parameter zugewiesen. Den formalen Parametern werden die aktuellen Parameter zugewiesen. (formaler Paramter (nur Ports und Generics der Komponente) =>aktueller Parameter(nur Ports, Generics der Entity oder lokale Signale)) entity DUALMUX is port (Waehle, q1, q2, p1, p2 : IN bit; Raus : OUT bit ); end DUALMUX; architecture Struktur of DUALMUX is signal N1, N2 : bit; component mux2 -- Deklaration der Komponente mux2 port (a, b, sel: in bit; end component; -- Form wie entity von mux2 component und2 port (in1, in2 : in bit; out1 : out bit); end component; 1.7 Komponenten Instanzierung (Teil 2) -- Fortsetzung der architecture aus Teil 1 -- Ende des Deklarationsteils der architecture I1 : UND2 -- Instanz namens I1 der Komponente UND2 Port Map ( in1=>n2, in2=>n1, out1=>raus ); I2 : MUX2 Port Map ( a=>q2, b=>p2, sel=>waehle, y=>n1 ); I3 : MUX2 Port Map ( a=>q1, b=>p1, sel=>waehle, y=>n2 ); end Struktur; 1.8 Die VHDL Testbench Funktionale Simulation Das Modell (der Quellcode) wird versorgt mit einer folge von Eingangswerten (Stimuli oder Testvektoren). Der Simulator berechnet daraus die reaktoin des Modells. 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 3

4 TI 2 - Zusammenfassung 4 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY testbench IS END testbench; ARCHITECTURE behavior OF testbench IS COMPONENT div3 PORT(x_in : IN std_logic_vector(4 downto 1); y : OUT std_logic); END COMPONENT; SIGNAL x_in : std_logic_vector(4 downto 1); SIGNAL y : std_logic; uut: div3 PORT MAP(x_in => x_in, y => y ); -- *** Test Bench - User Defined Section *** tb : PROCESS x_in <= X"0", X"2" after 100 ns, X"3" after 200 ns, X"8" after 300 ns, X"9" after 400 ns, X"A" after 500 ns, X"B" after 600 ns; wait; -- will wait forever END PROCESS; END; 1.9 Prozesse Der Prozess soll die sequentiell beschriebenen Teile mit den nebenläufigen synchronisieren. Innerhalb des Prozesses werden Anweisungen sequentiell ausgeführt. Wegen der sequentiellen Ausführung sind im Prozess - und nur da (1) - bestimmte, sogenannte sequentielle Anweisungen erlaubt (if, for,...). Ein Prozess darf neben den sequentiellen auch einfache - aber keine bedingten - nebenläufigen Signalzuweisungen enthalten. Ein Prozess wird über eines von zwei Verfahren synchronisiert: 1. Die Sensitivity Liste. 2. Explizite Wait-Statements im Prozess. Pro Prozess ist nur eines dieser Verfahren zulässig Prozesssynchronisation über Sensitivity Liste PROCESS ( <Liste von Signalen> )... END PROCESS; Bei der Deklaration des Prozesses wird eine Liste von Signalen angegeben. Der Prozess wird bei jeder änderung einer dieser Variablen gestartet. Er läuft dann bis END PROCESS; durch. Erst dort werden den Signalen Werte zugewiesen. Beispiel: Prozess wird durch jede änderung auf a oder b aber nciht c gestartet. Signal a,b,c : std_logic; PROCESS (a, b) y <= a AND b AND c; END PROCESS; 1.11 Prozesssynchronisation über Wait-Statements PROCESS WAIT for WAIT on <Zeit>; <Liste>; 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 4

5 TI 2 - Zusammenfassung 5 WAIT until <Bedingung>; WAIT; END PROCESS; Jeder Prozess wird am Anfang und nach dem END PROCESS; gestartet. Er läuft dann bis zum nächsten WAIT durch. Erst dort werden den Signalen Werte zugewiesen. Der Prozess läuft weiter, wenn die beim WAIT stehende Bedingung erfüllt ist. Signal a,b,c : std_logic; PROCESS -- ohne Sensitivity Liste y <= 0 ; WAIT for 50 ns; -- Zeit y <= 1 ; WAIT on a; -- \"anderung von a y <= a AND b AND c; WAIT until a = b; --Bedingung y <= c; WAIT; -- unendlich END PROCESS; 1.12 WAIT-Bedingungen WAIT; WAIT FOR 10 ns; WAIT ON a, b; WAIT UNTIL a= 1 ; Der Prozess wird nie wieder aktiviert. Der Prozess wartet 10 ns lang. Der Prozess wartet bis sich eines der angegebenen Signale ändert (explizite Sensitivity Liste). Der Prozess wartet, bis die angegebene Bedingung erfüllt ist. Es wird eine implizite Sensitivity List Tabelle 1: Moegliche WAIT-Bedingungen Diese Bedingungen können miteinander kombiniert werden, z.b. so: WAIT UNTIL b = 0 FOR 50 ns; Der Prozess wird aktiviert, sobald sich b ändert (implizite Sensitivity Liste) und b nach der änderung 0 ist oder die Wartezeit von 50 ns abgelaufen ist Beispiele für kombinierte WAIT-Bedingungen WAIT UNTIL a = 1 AND b = 0 ; Der Prozess wird aktiviert, sobald sich entweder a oder b ändert (implizite Sensitivity Liste) und nach der änderung die Bedingung erfüllt ist. Eine Besonderheit gilt bei Kombinationen mit einer expliziten Sensitivity Liste. In diesem Fall wird keine implizite Sensitivity Liste angelegt. WAIT ON a UNTIL a = 1 AND b = 0 ; Der Prozess wartet, bis sich a ändert und danach die Bedingung erfüllt ist. Eine änderung von b wirkt sich nicht sofort aus. WAIT ON a, b, c UNTIL in1 = in2 FOR 100 ns; Der Prozess wartet, bis sich eines der Signale a, b, c ändert. Wenn dann in1 = in2 ist, so läuft er weiter. Insgesamt wird aber höchstens für 100 ns gewartet. 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 5

6 TI 2 - Zusammenfassung Die IF-Anweisung Gehört zur Gruppe der sequentiellen Anweisungen. Die condition muss einen bool schen Wert ergeben. elsif und sind optional. Syntax: if <condition> then <sequentielle Anweisungen> elsif <condition> then <sequentielle Anweisungen> <sequentielle Anweisungen> 1.15 Operatoren Priorität Operatoren Beschreibung 1 Verschiedene Operatoren **, abs, not Exponent, Absolutwert, Komplement 2 Multiplikationsoperatoren *, /, mod, rem Multiplikation, Division, Modulo, Rest 3 Vorzeichenoperatoren: +, - 4 Additionsoperatoren +, -, & Addition, Subtraktion, Konkatenation 5 Schiebeoperatoren sll, srl, sla, sra, Logisches Schieben links / rechts sla, sra Arithmetisches Schieben links / rechts rol, ror Rotieren links / rechts 6 Relationale Operatoren: =, /=, <, <=, >, >= 7 Logische Operatoren: and, or, xor, nand, nor, xnor 1.16 Nebenläufige und sequentielle Modellierung Nebenläufige Darstellung eines 2:1 Multiplexers verglichen mit, der sequentiellen Darstellung eines 2:1 Multiplexers. -- Modell eines 2:1 -- Multiplexers f\"ur ein bit entity mux2 is port (a, b, sel: in bit; architecture par of mux2 is with sel select -- falls select = 0 -- a durchschalten y <= a when 0, b when others; -- sonst b end par; -- Modell eines 2:1 -- Multiplexers f\"ur ein bit entity mux2 is port (a, b, sel: in bit; 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 6

7 TI 2 - Zusammenfassung 7 architecture seq of mux2 is process (sel, a, b) if sel = 0 then y <= a; y <= b; end seq; 1.17 Verwendung von Variablen entity mux2p is port (a, b, sel: in bit; architecture tabelle of mux2p is mux: process (sel, a, b) variable temp : bit; temp := sel; if temp = 0 then y <= a; y <= b; end process mux; end tabelle; :1 Mux mit if-statement entity mux4if is port (X_EIN : in bit_vector (3 downto 0); SEL : in bit_vector (1 downto 0); architecture if_statements of mux4if is process (x_ein, sel) if sel = "00" then y <= x_ein(0); elsif sel = "01" then y <= x_ein(1); elsif sel = "10" then y <= x_ein(2); y <= x_ein(3); end if_statements; BILD SIEHE FOLIE 48! 1.19 Die case-anweisung Gehört zur Gruppe der sequentiellen Anweisungen. Syntax: case <ausdruck> is when <auswahl> => <sequentielle Anweisungen> when <auswahl> => <sequentielle Anweisungen> end case; 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 7

8 TI 2 - Zusammenfassung 8 Der <ausdruck> muss einen Integer Wert, einen Aufzählwert oder einen Bitvektor ergeben. <auswahl> ist ein einzelner Wert oder Bereich. Jeder Auswahlwert muss / darf nur einmal vorkommen. entity mux4ca is port (X_EIN : in bit_vector (3 downto 0); SEL : in bit_vector (1 downto 0); architecture mit_case of mux4ca is process (sel, x_ein) case sel is when "00" => y <= x_ein(0); when "01" => y <= x_ein(1); when "10" => y <= x_ein(2); when others => y <= x_ein(3); end case; end mit_case; BILD SIEHE FOLIE 50! 1.20 Beispiele verschiedener Flipflops signal input_sig, output_sig, clk, reset : bit; signal input_sig, output_sig, clk, reset : bit ; D-FF ohne zustzliche Eingnge if (clkevent and clk=1) then output_sig <= input_sig ; end if ; end process ; -- D-FF mit synchronem Reset if (clkevent and clk = 1) then if reset = 1 then output_sig <= 0 ; output_sig <= input_sig ; end if ; end if ; end process ; 1.21 Allgemeine Darstellung eines Flipflops D-FF mit asynchronem Reset process (clk,reset) if (reset = 1) then output_sig <= 0 ; elsif (clkevent and clk = 1) then output_sig <= input_sig ; end if ; end process ; -- D-FF mit synchronem Clock Enable if (clkevent and clk=1) then if (enable=1) then output_sig <= input_sig ; end if ; end if ; end process ; Der Takt und alle asynchron verwendeten Signale gehören in die Sensitivity Liste. Mehrere asynchrone Bedingungen in der elsif-kette möglich. Die Flankenbedingung muss die letzte in der Kette sein! Synchrone Bedingungen nicht mit der Flankenbedingung mischen. Dazu muss ein neues if im synchronen Bereich vorgesehen werden. process (clock, <asynchron verwendete Signale>) if (<Boole scher Ausdruck>) then <asynchrone Zuweisungen> elsif (<Boole scher Ausdruck>) then <asynchrone Zuweisungen> elsif (clockevent and clock = <konstant> ) then <synchrone Zuweisungen> 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 8

9 TI 2 - Zusammenfassung 9 -- D-FF mit synchronem Reset entity dff is port (d : in bit; clk,reset : in bit; q : out bit); architecture seq of dff is if clk event and clk = 1 then if reset = 1 then q <= 0 ; q <= d; end seq; -- 8 Bit Register mit sync. Reset entity reg8 is port (d : in bit_vector(7 downto 0); clk,reset : in bit; q : out bit_vector(7 downto 0)); architecture seq of reg8 is if clk event and clk = 1 then if reset = 1 then q <= " "; q <= d; end seq; 1.22 Variabel geschriebene Modelle entity regvar is generic (breite : integer := 8); port (d : in bit_vector(breite-1 downto 0); clk,reset : in bit; q : out bit_vector(breite-1 downto 0)); architecture seq of regvar is if clk event and clk = 1 then if reset = 1 then q <= (others => 0 ); q <= d; end seq; 1.23 Rechnen mit Bitvektoren am Beispiel Zähler library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 9

10 TI 2 - Zusammenfassung 10 entity counter is port(clk,ena : in std_logic; count: buffer std_logic_vector(3 downto 0) ); architecture muster of counter is if (clk event AND clk = 1 ) then if ena = 1 then count <= count + 1; end muster; 1.24 Das loop-statement Eine unendliche Schleife: [Marke:] loop <sequentielle Anweisungen>; exit [Marke]; --Schleife verlassen end loop [Marke]; Das loop-statement ist nur im Prozess erlaubt. Die Marke ist optional und gestattet in Verbindung mit exit das gezielte Verlassen einer Schleife. Beispiel: Zur Takterzeugung von 50 ns Low und 50 ns High takt: PROCESS clock <= 0 ; Init auf 0 loop wait for 50 ns; clock <= not clock; end loop; END PROCESS; for-schleife [Marke:] for <index> in <bereich> loop <sequentielle Anweisungen>; end loop [Marke]; Die for-schleife als Spezialfall des loop-statements ist auch nur im Prozess erlaubt. Die <index> Variable darf nicht deklariert werden. <bereich> folgt der TO bzw DOWNTO Darstellung. Sehr praktisch für eine Testbench sind die Wandelroutinen z.b. conv_std_logic_vector(int, anzbits) wandelt Integer in std_logic_vector. tb: PROCESS -- Test eines 2:1 Mux -- f\"ur 4 Bit Vektoren sel <= 0 ; -- f\"ur Eingang a b <= "0000"; for i IN 0 to 15 loop a <= conv_std_logic_vector(i,4); wait for 10 ns; 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 10

11 TI 2 - Zusammenfassung 11 end loop; sel <= 1 ; -- f\"ur Eingang b a <= "0000"; for j IN 0 TO 15 loop b < =conv_std_logic_vector(j,4); wait for 10 ns; end loop; wait; -- Testende Die while-schleife [Marke:] while <bedingung> loop <sequentielle Anweisungen>; end loop [Marke]; Die while-schleife als Spezialfall des loop-statements ist auch nur im Prozess erlaubt. Für alle Schleifen möglich. Abbruch der Schleife [Marke] mit exit [Marke];. Neuer Durchlauf der Schleife mit next [Marke];. tb: PROCESS -- Test eines 2:1 Mux variable j : integer; -- f\"ur 4 Bit Vektoren sel <= 0 ; -- f\"ur Eingang a a <= "0000"; b <= "0000"; j := 0; while j < 4 loop a(j) <= 1 ; -- setze ein Bit wait for 10 ns; a(j) <= 0 ; -- r\"ucksetzen j := j + 1; -- n\"achstes Bit end loop; sel <= 1 ; -- dasselbe f\"ur b... wait; -- Testende 2 Prozessoren und Peripherie 2.1 Unterschiedliche Bustypen Unidirektionaler Bus. (Beispiel Adressbus) Kennzeichen: Ein Sender, viele Empfnger. Normale Ausgnge wrden theoretisch reichen. Elektrik erzwingt Treiber. Bidirektionaler Bus. (Beispiel Datenbus) Kennzeichen: Viele Sender und viele Empfnger. Wer darf jeweils senden? Steuerbus erforderlich. Nur ein Busteilnehmer kontrolliert den Steuerbus - Single Master Bus. Multi Master Bus Die Kontrolle ber den Steuerbus wechselt. Die Folge: Es ist eine weitere Einheit erforderlich (Bus Schiedsrichter = Arbiter). Der Bus Arbiter vergibt die Buskontrolle nach verschiedenen Algorithmen: Round Robin ->In fester Abfolge Nach starrem Priorittsschema Nach variablem Priorittsschema 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 11

12 TI 2 - Zusammenfassung Typische sflags im PSW Zeichen Name des Flags C CarryFlag - Übertrag bei unsigned Addition / Subtraktion V N Overflow - Zahlenbereich bei signed Darstellung wurde überschritten Negativ - resultat ist eine negative Zahl, entspricht dem MSB (Most Signifikant Bit) Z Zero - Resultat ist 0 Beispielrechnungen in einem 8 Bit Prozessors: = = = 369 C = = = = -15 N = = = = 113 V = = = = 0 Z = Adressierungsarten des C Direktoperand (Immediate Addressing) Der Operand selbst steht im Code, das ist eine große Ausnahme, da sonst immer nur die Adresse des Operanden im Code steht. Die Darstellung geschieht durch das Zeichen # vor dem Operanden. DotsPerInch EQU 300 ;Vereinbare Konstante namens "DotsPerInch" MOV R8, #DotsPerInch MOV R8, #300 MOV R8, #0x12C MOV R8, # B MOV RH0, # A ;Lade den Wert 300 ins Register R8 ;dasselbe, aber schlechter Stil ;dasselbe mit Hex-Konstante ;dasselbe mit Binrkonstante ;Lade den ASCII Code fr A ins Register RH Register Adressierung (Register Addressing) Im Befehl steht die Adresse eines Registers, die Darstellung erfolgt durch die Angabe des Registernamens. Es ist die kürzeste Art der Adressierung. MOV R7, R6 ;Kopiere den Inhalt von R6 nach R7 MOV RH0, RL0 ;Kopiere die unteren 8 Bit von R0 in die oberen 8 Bit ADD R5, #1 ;Addiere 1 zum (Inhalt von) Register Direkte Adressierung (Direct Addressing) Im Befehl steht die Speicheradresse des Operanden. Die Darstellung erfolgt durch den Operanden ohne Kennzeichnung. Var16 DW 0x4711 ;Lege 16 Bit Variable "Var16" an und Var8 DB 21H ;Lege 8 Bit Variable "Var8" an und in String DB "Huhu" ;Lege Variable "String" an und initiali MOV R9, Var16 ;Lade 0x4711 nach R9 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 12

13 TI 2 - Zusammenfassung 13 MOV RH0, Var8 MOV RL6, String MOV RL7, String+1 ;Lade 21 nach RH0 ;Lade das "H" nach RL6 ;Lade das "u" nach RL Register indirekte Adressierung (Register indirect Addressing) Im Befehl stet die Adresse eines Registers, im Register steht die Adresse des Operanden. Die Darstellung erfolgt durch die Angabe des Registernamens in eckigen Klammern [R0]. String DB "Huhu" Neu DB "xxxx" MOV R0, #String ;Lade R0 mit der Adresse von String MOV R1, #Neu ;Lade R1 mit der Adresse von Neu MOV RL7, [R0] ;Lade das "H" nach RL7 MOV [R1], [R0] ;Kopiere "Hu" nach Neu, in Neu steht jetzt "Huxx" Register indirekte Adressierung mit Post-Inkrement Wie die Register indirekte Adressierung, jedoch wird zusätzlich der Registerinhalt nach dem Transfer um 1 oder 2 erhöt. Zur Darstellung wird der Registername gefolgt von einem nachgestellten Plus in eckigen Klammern angegeben. Falls ein Byte transferiert wird: +1 Falls zwei Bytes transferiert werden: +2 String DB "Huhu" MOV R0, #String ;Lade R0 mit der Adresse von String MOV RL7, [R0+] ;Lade das "H" nach RL7 MOV R1, [R0+] ;Lade das "uh" nach R1 ;R0 zeigt nun auf welches Zeichen? Register indirekte Adressierung mit Pre-Dekrement Wie die Register indirekte Adressierung, jedoch wird zusätzlich der Registerinhalt vor dem Transfer um 1 oder 2 erniedrigt. Falls ein Byte transferiert wird: -1 Falls zwei Bytes transferiert werden: -2 String DB "Huhu" MOV R0, #String+1 ;Lade R0 mit der Adresse von String + 1 ;R0 zeigt also auf das erste "u" MOV RL7, [-R0] ;Lade das "H" nach RL Relative, Register indirekte Adressierung (Based Addressing) Im Befehl stehen eine Konstante (der Offset ) und ein Register. Der Registerinhalt ist eine Speicheradresse, zu der der Offset addiert wird. Die Darstellung erfolgt als Summe in eckigen Klammern [R0 + #offset]. WerteTabelle DB 5, 8, 1, 3, 7, 52 ;Mgliche Werte MOV R0, #3 ;Zeiger in Tabelle MOV RL5, [R0+#WerteTabelle] ;In RL5 steht jetzt ADD R0, #1 ;Zeiger erhhen MOV RH5, [R0+#WerteTabelle] ;In RH5 steht jetzt 28. Januar 2009 Zur Vorlesung von Hr. Ditzinger im WS 2008/09 an der HS Karslruhe 13