Einführung in den HDL- gestützten Schaltungsentwurf Einführung in VHDL

Transkript

1 Einführung in den HDLgestützten Schaltungsentwurf Einführung in VHDL

2 Ablauf des Entwurfs Spezifikation golden specification Funktionale Simulation Testbench Logiksynthese Gate-Level Simulation Formale Verifikation Scanpath Placeand and Route

3 Schrittweise Verfeinerung Top-down-Entwurfsprozess Kreations-Phase Komplexität (log) Erstellen der Modelle Verifikations-Phase Überprüfen der Korrektheit Simulation formale Methoden Modelle und Abstraktion Hierarchische Darstellung Unterscheide: Verifikation und Test Integrationsdichte design gap Synthesewerkzeu Zeit

4 Beschreibungssprachen für Software und Hardware main () { a=func1(b) func1 (a) {... func2 (a) {... Funktionseinheit A Funktionseinheit B... Funktionseinheit C...

5 Gegenüberstellung Prozedurale Programmiersprache Sequentielle Abarbeitung aller Befehlszeilen Aktivierung durch Prozeduraufruf Parameterübergabe Variablen verschiedenen Typs Hardware-Schaltung bzw. -beschreibungsprache Sequentiell innerhalb der FE, sonst parallel möglich Neuberechung der Ausgänge falls Änderung an Eingängen Informationsaustausch durch Signale und Zustände Verschiedene Typen in Beschreibung, aber nicht in Realisierung

6 Schaltungsbeschreibung durch VHDL Steht für VHSIC Hardware Description Language Entwicklung VHSIC (Very High Speed Integrated Circuit) Projekt Projektträger US Regierung (1980) IEEE Standard für VHDL (1987) IEEE Standard updated (1993)

7 Gründe Standard/Portabilität einheitliche Schnittstelle zwischen Werkzeugen und Firmen Entwürfe können durch verschiedene Synthesewerkzeuge optimiert und durch verschiedene Analysewerkzeuge simuliert werden Technologie- und Firmenunabhängigkeit Wechsel des Technologiepartners möglich

8 Eigenschaften von VHDL Unterstützung durch DOD (US Department of Defense) Starke Modellierungsmöglichkeiten Entwurf parametrisierter Schaltungen möglich z.b. Prozessor mit Bitbreite n Wiederverwendbarkeit!

9 Struktur Aufbau einer Beschreibung Baustein bzw. Schaltung besteht aus Entity Spezifikation des Interface mehreren Architekturen alternative Realisierungen auf 2 verschiedenen Abstraktionsebenen strukturelle verhaltensorientierte

10 Struktur use Bereitstellung von Bibliotheken entity Schnittstellenbeschreibung architecture Implementierung der Entity configuration entity architecture

11 Anwendung von VHDL Anwendung Verwendung Adressat Dokumentation Spezifikation Leser Simulation Synthese Funktionale Beschreibung Funktionale Beschreibung, die in Hardware übersetzt werden kann Simulator Synthesewerkzeug

12 Entity PORT-Anweisung spezifiziert die Ein- und Ausgänge, also die Ports, der Entity Entity kann man sich vorstellen als Symbol einer Komponente ENTITY half_adder IS PORT (x, y, enable: IN bit; carry, result: OUT bit); END half_adder;

13 Port Es gibt 5 Port Modes IN: der Port ist ein Eingangsport OUT: der Port ist ein Ausgangsport INOUT: bidirektionaler Port BUFFER: bidirektionaler Port; zu jedem Zeitpunkt von höchstens einer Quelle getrieben LINKAGE: unbekannt, ob Eingang oder Ausgang

14 Architektur Architekturen geben das Verhalten einer Komponente an Beispiel: ARCHITECTURE behavior1 OF half_adder IS BEGIN PROCESS (enable, x, y) BEGIN IF (enable = 1 ) THEN result <= x XOR y; carry <= x AND y; ELSE carry <= 0 ; result <= 0 ; END IF END PROCESS END behavior1; IF enable= 1 THEN result=x XOR y carry=x AND y else result=0 carry=0

15 Zusammenhang von Architektur und Entity Architekturen Beschreibungen der Entity strukturell verhaltensorientiert Schaltung wird spezifiziert Subkomponenten (Gatter, etc.) Verdrahtung Mehrere Architekturen für eine Entity verschiedene Realisierungen Optimieren nach verschiedenen Kriterien Fläche, Leistung, Verzögerungszeit,...

16 Architektur - strukturelle Beschreibung Netzlistenbeschreibung Hardware-Komponenten Instanziierung der Komponenten entity NANDXOR is PORT ( A,B, C : IN bit; D : OUT bit ); end NANDXOR; architecture NETLIST of NANDXOR is component NAND PORT ( X,Y : IN bit ; Z : OUT bit); end component ; component XOR PORT ( X,Y : IN bit ; Z : OUT bit); signal T : std_logic; begin U1 : NAND PORT MAP (A,B,T); U2 : XOR PORT MAP (T,C,D); end NETLIST;

17 Architektur - verhaltensorientierte Beschreibung Konkurrierende Anweisungen Signalzuweisungen werden parallel ausgewertet Neuberechnung der Zuweisungen bei Signaländerung Implizierte Sensitivitätsliste Symbol für Signalzuweisung <= z.b.: a <= b Sequentielle Verhaltensbeschreibung Beschreibung analog zu typischen Programmiersprachen Abarbeitung der Anweisungen sequentiell (Zeile für Zeile) Prozesse und Variablen Sensitivitätsliste

18 Beispiel verhaltensorientierte Beschreibung Konkurrierende Anweisungen entity NANDXOR is PORT ( A,B, C : IN bit; D : OUT bit ); end NANDXOR; architecture BEHAVE of NANDXOR is signal T : std_logic ; begin T <= A nand B after 5 ns; D <= T xor C after 5 ns; end BEHAVE;

19 Architektur - sequentielle Beschreibung Konkurrierende Anweisungen Signalzuweisungen werden parallel ausgewertet Neuberechnung der Zuweisungen bei Signaländerung Implizierte Sensitivitätsliste Symbol für Signalzuweisung <= z.b. a <= b

20 Architektur - sequentielle Beschreibung Sequentielle Verhaltensbeschreibung Beschreibung analog zu typischen Programmiersprachen Abarbeitung der Anweisungen sequentiell (Zeile für Zeile) Prozesse und Variablen Sensitivitätsliste Kontrollstrukturen

21 Beispiel - sequentielle Beschreibung entity NANDXOR is PORT ( A,B, C : IN bit; D : OUT bit ); end NANDXOR; architecture SEQ1 of NANDXOR is begin process (A, B, C) begin if (C='0') then D <= A nand B after 5 ns; else D <= A and B after 10 ns; end if; end process; end SEQ1; architecture SEQ2 of NANDXOR is signal T : std_logic; begin p0 : T <= A nand B after 5 ns; p1 : process (T,C); begin D <= T xor C after 10 ns; end process p1; end SEQ2;

22 Instanziierung der Entity - Konfiguration 4 verschiedene Architekturen für die gleiche Entity Welche benutzt wird, muss bei der Instanziierung von NANDXOR festgelegt werden Auswahl einer Architektur nach bestimmten Kriterien Konfiguration weist der Entity eine Architektur zu Benutzte Komponenten werden angegeben

23 Instanziierung der Entity - Konfiguration Beispiel: configuration NANDXORCON of NANDXOR is for netlist for U1 : NAND use entity WORK.mynand(version1) ; for U2 : XOR use entity WORK.mynand(version1) ; end for ; end NANDXORCON ;

24 Konstanten Konstanten Wert einer Konstante kann nicht verändert werden Beispiele constant PERIOD : time := 100 ns; constant PI : real := constant DEFAULT :bit_vector(0 to 3) :="1001

25 Variablen Variablen unterscheiden sich nicht von Variablen anderer höherer Programmiersprachen kein Gegenstück in der Hardware werden für Zwischenrechnungen verwendet Beispiele variable ROW, COLUMN : integer range 0 to 31; variable SUM : natural := 0; variable FELD : TWO_DIM (0 to 15, 0 to 31); Prozesse

26 Signale Sind in anderen Programmiersprachen nicht zu finden Kann man als verbindende physikalische Leitung ansehen Beispiele signal CLK, RESETn : bit; signal COUNTER : integer range 0 to 31; signal RAM : TWO_DIM (0 to 15, 0 to 31);

27 Variablen contra Signale Verschiedene Syntax für Zuweisungen variable_assignment ::= target := expression signal_assignment ::= target <= [ transport ] waveform_element {, waveform_element } waveform_element ::= value_expression [ after time_expression ] null [ after time_expression ]

28 Verzögerungsarten Bei Signalen VHDL unterscheidet zwischen 2 Arten der Verzögerung Träge Verzögerung (inertial delay) default Benutzer spezifiziert Verzögerungszeit eines Gatters oder einer Operation absorbiert Eingangspulse, die kürzer als spezifizierte Verzögerungszeit sind Nichtträge Verzögerung (transport delay) gibt alle Eingangspulse weiter

29 Beispiele Verzögerungsarten A BUF DELAY = 20 B A B 10 Träge Verzögerung A BUF DELAY = 20 A B 10 Nichtträge Verzögerung

30 Anwendung Deklaration Variablen werden in Prozessen bzw. Unterprogrammen deklariert und sind auch nur da sichtbar Signale können nicht in Prozessen bzw. Unterprogrammen deklariert werden Verwendung Variablen werden zum Abspeichern temporärer Werte benutzt Signale stehen üblicherweise für Verbindungen in

31 Wertzuweisung Erfolgt sofort bei Variablen, wenn Variablenzuweisung ausgeführt wird z.b. x := x+1; Erfolgt nicht sofort bei Signalen, wenn Signalzuweisung ausgeführt wird z.b. x <= y ; Signalzuweisung aktualisiert den Signaltreiber Signaltreiber gibt Information an die Signale erst an das Signal weiter, wenn Prozess angehalten hat

32 Attribute von Signalen (1) SIG'delayed(T) ist vom gleichen Typ wie SIG; liefert das um Zeit T verzögerte Signal SIG'stable(T) ist vom Typ Boolean; ist TRUE, wenn Wert von SIG sich in der letzten Zeit T nicht verändert hat SIG'event ist vom Typ Boolean; ist TRUE, wenn in aktuellem Simulationszyklus Änderung auf SIG erfolgt

33 Attribute von Signalen (2) SIG'transaction ist ein Signal vom Typ Bit; ändert bei jeder Zuweisung an SIG seinen Wert SIG'last_event ist vom Typ TIME und gibt die Zeit seit der letzten Änderung auf SIG an SIG'last_value ist vom gleichen Typ wie SIG; gibt Wert von SIG vor letzter Änderung an

34 Datentypen in VHDL

35 Integer Garantierter Bereich bei jeder VHDL Implementierung: bis Beispiel ARCHITECTURE test_int OF test IS BEGIN PROCESS (X) VARIABLE a: INTEGER; BEGIN a := 1; -- OK a := -1; -- OK a := 1.0; -- bad... END PROCESS;

36 Real Garantierter Bereich 1.0e38 bis +1.0e38 mit wenigstens 6 Dezimalstellen Genauigkeit Beispiel ARCHITECTURE test_real OF test IS BEGIN PROCESS (X) VARIABLE a: REAL; BEGIN a := 1.3; a := -7.5; a := 1; a := 5.3 ns;... END PROCESS; END test; -- OK -- OK -- bad -- bad

37 Aufzählungstypen Bereich wird vom Nutzer angegeben Beispiel TYPE binary IS ( ON, OFF ); ARCHITECTURE test_enum OF test IS BEGIN PROCESS (X) VARIABLE a: binary; BEGIN a := ON; -- OK... END PROCESS; END test;

38 Physikalische Typen Bereich kann vom Benutzer angegeben werden den Werten sind Einheiten zugeordnet Beispiel TYPE widerstand IS RANGE 0 TO ; UNITS ohm; Kohm = 1000 ohm; Mohm = 1000 kohm; END UNITS; variable a: widerstand; a := 1; --bad

39 Datentyp TIME Vordefiniert in VHDL ist nur der Typ TIME type TIME is range to units fs; ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min; -- femtosecond -- picosecond -- nanosecond -- microsecond -- millisecond -- second -- minute -- hour

40 Paket standard (1) Vordefinierte Typen und Funktionen des Package standard (außer TIME) package STANDARD is type BOOLEAN is (FALSE, TRUE); type BIT is ('0', '1'); type CHARACTER is (NUL, SH, STX, EOT, ENQ, ACK, BEL,..., 'x', 'y', 'z', '{', ' ', '}', '~', DEL ); type SEVERITY_LEVEL is (NOTE, WARNING, ERROR, FAILURE); type INTEGER is range to ; type REAL is range e+309 to e+309;

41 Paket standard (2) function NOW return TIME; subtype NATURAL is INTEGER range 0 to INTEGER'HIGH; subtype POSITIVE is INTEGER range 1 to INTEGER'HIGH; type STRING is array ( POSITIVE range <> ) of CHARACTER; type BIT_VECTOR is array ( NATURAL range <> ) of BIT; end STANDARD Realisierung der Standard-Paketes ist versteckt (hiding information) IEEE Bibliothek setzt auf standard auf

42 Datentypen in VHDL

43 Array Zusammengesetzte Datentypen - Array zum Bündeln von Variablen gleichen Typs Unterscheidung Feldern mit vorgegebenen Grenzen type wort is array (0 to 31) of bit; type controller_zustand is (initial,idle,active,error); type history is array (idle to error) of natural; -- falls eindeutig type history is array (contoller_zustand range idle to error) of natural; Feldern mit nicht vorgegebenen Grenzen type RAM is array (natural range <>, natural range <>) of wort; Grenzen werden bei der Deklaration festgelegt variable kleiner_speicher: RAM(1 to 16, 1 to 16); subtype small_ram is RAM(1 to 16, 1 to 16);

44 Attribute von Feldern A'left(D), A'right(D) liefert die linke, rechte Grenze des D-ten Indexes des Feldes A A'low(D), A'high(D) liefert die kleinste, größte Grenze des D-ten Indexes des Feldes A A'length(D) liefert die Größe des D-ten Indexraumes des Feldes A A'range(D), A'reverse_range(D) liefert den (gespiegelten) Indexraum

45 Attribute von Feldern Beispiele variable speicher: RAM(1 to 16, 1 to 15); -- speicher'reverse_range(2) ist 15 to 1 -- speicher'right(1) ist 16, -- speicher'low(2) ist 1;

46 Zusammengesetzte Datentypen - Record Record Bündeln von Variablen verschiedenen Typs können von jedem VHDL Datentyp sein Record-Elemente werden über den Record-Namen zugegriffen Beispiel TYPE binary IS ( ON, OFF ); TYPE switch_info IS RECORD status : binary; IDnumber: integer; END RECORD; VARIABLE switch : switch_info; switch.status := ON; switch.idnumber := 30;

47 Datentyp ACCESS Variablen dieses Typs sind Zeiger TYPE value_cell; TYPE value_ptr IS ACCESS value_cell; TYPE value_cell IS RECORD value : bit_vector(0 TO 3); next_cell : value_ptr; END RECORD; VARIABLE value_list: value_ptr; value_list := NEW value_cell (B 1000,value_list); value_list := NEW value_cell (B 0010,value_list); WHILE value_list /= NULL LOOP cell_to_be_deleted := value_list; value_list := value_list.next_cell; DEALLOCATE(cell_to_be_deleted); END LOOP;

48 Sub-Typen Definieren Teilmengen eines existierenden Typs Einschränkung eines Typs Beispiel: subtype NATURAL is INTEGER range 0 to ;

49 Pakete Benutzung des Package s von IEEE library- und use-anweisung: library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_misc.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_components.all;

50 Das Paket IEEE.std_logic_1164 Die Bibliothek IEEE enthält das Paket std_logic_1164, in dem gebräuchliche Typen und Funktionen vordefiniert sind PACKAGE std_logic_1164 IS -- logic state system TYPE std_ulogic IS ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' ); -- Don't care ATTRIBUTE ENUM_ENCODING OF std_ulogic: TYPE IS "U D 0 1 Z D 0 1 D"; TYPE std_ulogic_vector IS ARRAY (natural RANGE <>) OF std_ulogic; Funktionen wie and, or, xor,...

51 VHDL Basics Identifiers Reservierte Worte (reserved words) Literale (literals) Operatoren Kontrollstrukturen

52 Identifiers Werden für Namen und reservierte Wörter benutzt Syntax identifier ::= letter { [ underline ] letter_or_digit } letter_or_digit ::= letter digit Beispiele carry_out und Count7SUB_2_goX Beispiele ungültiger Wörter 7AB

53 Reservierte Wörter ( 87) abs access after alias all and architecture array assert attribute begin block body buffer bus case component configuration constant disconnect downto else elsif end entity exit file for function generate generic guarded if in inout is label library linkage loop map mod nand new next nor not null of on open or others out package port procedure process range record register rem report return select severity signal subtype then to transport type units until use variable wait when while with xor

54 Reservierte Wörter ( 93) group inertial postponed reject ror sla sra unaffected impure literal pure rol shared sll srl xnor

55 Kommentare Beginnen mit "--" und enden mit dem Zeilenende Beispiel A <= B; -- Weise dem Signal A das Signal B zu -- in der folgenden Anweisung wird...

56 Literal Literal kann sein eine Zahl, ein Zeichen, ein String ein Bitstring Zahl darf über beliebigen Basis dargestellt werden. Beispiele integer: 21, 0, 1E2, 3e4, 123_000 real: 11.0, 0.0, 0.468, 3.141_592_6 real mit Exponent: 1.23E-11, 1.0E+4, 3.024E+23, 1000E-1 Beispiele integer 252: 2#1111_1100#, 16#FC#, 7#510# real mit Exponent: 254.0: 16#F.E#E+1, 2#1.1111_110#E7

57 Zeichen und Zeichenketten Zeichen wird dargestellt durch einen durch zwei Apostrophe eingeschlossenes Maschinenalphabetszeichen Beispiele: 'A', 'a', '%', ''', ' String ist eine durch Quotation (") eingeschlossene Folge von Maschinenalphabetszeichen. Beispiele: "Setup time violation", "", " ", """ Bitstring ist eine Folge von Bits, die binär, oktal oder hexadezimal dargestellt werden kann Beispiel: X"FFF", X"F_FF", O"7777", B"111_111_111_111"

58 Attribute Zuordnung zu Typen, Feldern und Signalen Zum (Sub-) Typ T vordefinierte Attribute T'left, T'right: liefert bei Aufzählungstyp T den in der Definition von T links, rechts stehenden Wert T'low, T'high liefert den kleinsten, den größten Wert aus T T'base liefert den Basistyp zurück Verwendungsbeispiel: T'base'low T'pos(X) liefert die Position des Wertes X im Typ T zurück T'val(X) liefert den Wert der Position X im Typ T zurück

59 Operatoren Logische Operatoren: and, or, nand, nor, xor (Beispiel: A and B and C beschreibt 3-Input AND- Gatter) Relationale Operatoren: =, /=, <, <=, >, >= Addition und Konkatenation: +, -, & Vorzeichen: +, - Multiplikation: *, /, mod, rem Exponent, Absolutbetrag, Komplement: **, abs, not

60 Kontrollstrukturen Nur in Prozessen zur sequentiellen Modellierung möglich Kontrollstrukturen sind IF CASE LOOP ASSERT WAIT Beschreibung im Bachus-Naur Format

61 Kontrollstruktur IF Syntax if_statement ::= if condition then sequence_of_statements { elsif condition then sequence_of_statements } [ else sequence_of_statements ] end if; architecture SEQ1 of NANDXOR is begin process (A, B, C) begin if (C='0') then D <= A nand B after 5 ns; else D <= A and B after 10 ns; end if; end process; end SEQ1;

62 Kontrollstruktur CASE Syntax case_statement ::= case expression is when choice => sequence_of_statements [ when choice => sequence_of_statements ] end case; architecture SEQ3 of NANDXOR is begin process (A, B, C) begin case C is when 0 => D <= A nand B after 5 ns when 1 => D <= A and B after 10 ns end case ; end process;

63 Kontrollstruktur loop Syntax loop_statement ::= [ loop_label : ] [ while condition for identifier in range ] loop sequence_of_statements end loop [ loop_label ] Laufvariablen der FOR-Schleife Können innerhalb des Schleifenblocks nicht verändert werden Sind außerhalb nicht bekannt Dürfen nicht deklariert werden

64 Beispiele LOOP WHILE-Schleife while (day = weekday) loop day := get_next_day(day) ; end loop ; FOR-Schleife for i in 1 to 10 loop i_squared(i) := i*i ; end loop ;

65 Syntax Kontrollstruktur ASSERT assertion_statement ::= assert condition [ report expression ] [ severity expression]; Semantik und Verwendung prüft die Bedingung condition ab Fehlerausgabe, falls Bedingung nicht erfüllt ist falls Bedingung nicht erfüllt ist, wird Beispiel: das Argument von report als Meldung ausgegeben der Fehlerstatus auf das Argument von severity gesetzt assert (x) report setup violation severity WARNING ;

66 Syntax Kontrollstruktur WAIT wait_statement sensitivity_clause ::= on sensitivity_list ::= wait [sensitivity_clause] [condition_clause] [time_out_clause] conditional_clause ::= until boolean_expression time_out_clause ::= for time_expression Beispiel: wait on A, B until (C or D) = '0' for 100 ns ; erfolgt ein Event auf A oder B, so wird die Bedingung ausgewertet und gewartet, bis diese erfüllt ist nach spätestens 100 ns geht es weiter Dynamisches Ändern der Sensitivitätsliste Deadlocks vermeiden!

67 Weitere Kontrollstrukturen NEXT beendet Ausführung der momentanen Iteration (z.b. FOR) nächste Iteration wird ausgeführt EXIT ermöglicht Verlassen einer Schleife (LOOP) springt zu END LOOP nachfolgende Anweisung wird ausgeführt

68 Dies und das... Weiterhin wird durch VHDL folgendes unterstützt: Hierarchische Beschreibungen Reguläre Beschreibungen Parametrisierter Entwurf

69 Schulmethode der Addition Carry-Ripple Addierer (Zweierkomplementdarstellung) a 3 a 2 a 1 a 0 b3 b 2 b 1 b 0 OV-test c 3 VA c 2 VA c 1 VA c 0 VA c in overflow s 3 s 2 s 1 s 0 Komplexität Laufzeit ist gleich c n für eine Konstante c 1 Gatteranzahl ist ebenfalls in O(n)

70 VHDL-Beschreibung architecture verhalten of carry_ripple_adder is component VA port (a, b, c_in: in std_logic; sum, c_out: out std_logic); end component; component OV_test port ( a, b, c_in: in std_logic; overflow: out std_logic); end component; signal c: std_logic_vector(n-1 downto 0); begin lsb: VA port map(a(0),b(0),c_in,s(0),c(0)); other_bits: for i in 1 to n-1 generate adder_cell: VA port map(a(i),b(i),c(i-1),s(i),c(i)); end generate; overflow_test: OV_test port map (a(n-1),b(n-1),c(n-1),overflow)); Carry-Ripple Addierer

71 Addition von Ladner & Fischer Berechnung der Übertragsbits macht die Addition langsam, da s i =a i b i c i-1 Versuche die Übertragsberechnung zu beschleunigen Können die Überträge c n-1,..., c 0 in Zeit T(n) berechnet werden, so kann die Addition in Zeit T(n)+O(1) ausgeführt werden.

72 Additionsprinzip a n-1 a n-2... a j... a k... a 1 a 0 b n-1 b n-2... b j... b k... b 1 b 0 generierend : unabhängig von dem Wert c k-1 wird c j immer 1 sein absorbierend : unabhängig von dem Wert c k-1 wird c j immer 0 sein propagierend : c j erhält den Wert von c k-1 Ist der Block [j:k] generierend? absorbierend? propagierend? Berechne das Attribut flag(i:0) für jeden Block [i:0] Lemma Für c in =0: c i =1 flag(i:0)=g. Für c in =1: c i =1 flag(i:0)=p G

73 AGP-Flags Arbeite im folgenden mit den Symbolen A, P und G Implementiere hierfür ein entsprechendes VHDL-Package library ieee; use ieee.std_logic_1164.all; package agp_arithmetic is type agp is ( A, G, P ); type agp_vector is array ( natural range <> ) of agp; function "+" (agp1, agp2: in agp) return agp; function convert_std_agp (op1, op2: in std_logic) return agp;