Übersicht. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 1 -
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- Liane Goldschmidt
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1 Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 1 -
2 Implementation Synthesis Synthese für PLD-Architekturen Synthese-Schritte VHDL-Verhaltensbeschreibung High-Level Synthese Translate Bildet HDL-Beschreibungen einschließlich Randbedingungen (constraints) in Netzlisten auf RTL- Ebene ab. Kombiniert alle Netzlisten eines Designs zu einer einzelnen Netzliste, welche das Design und die Randbedingungen (constraints) beschreibt. Mapping Bildet die Logik durch Zerlegung auf Elemente der Zielarchitektur (z.b. CLBs, IOBs, etc.) ab. Place & Route Platziert die Elemente der Zielarchitektur und verbindet sie durch Routing. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 2 -
3 Synthese für PLD-Architekturen Verhaltens- und Post-Layout-Simulation VHDL-Verhaltensbeschreibung Simulator High-Level Synthese Konfiguration Verhalten Translate VHDL- Testbench Mapping User-Constraints (UCF) Konfiguration Struktur Place & Route Bitstream- Datei VHDL-Strukturbeschreibung Programmier- Tool Simulator Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 3 -
4 Synthese für PLD-Architekturen Verhaltens- und Post-Layout-Simulation Post-Layout Simulation benötigt eine sehr große Rechenzeit und dauert daher meist sehr lange. Bei synchronem Design und Kenntnis der Taktfrequenzen im Design berechnet die Synthese die Verzögerungszeiten aller Kombinatoriken. Damit kann überprüft werden, ob das synthetisierte Design die bei der Verhaltenssimulation getestete Funktionalität erfüllt. Auf eine Post-Layout-Simulation kann somit verzichtet werden. VHDL-Strukturbeschreibung Konfiguration Struktur Simulator VHDL- Testbench Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 4 -
5 Setup-Zeit Hold-Zeit Setup-Zeit Hold-Zeit Takt- Aufbereitung Eingangs- Logik Ausgangs- Logik Synthese für PLD-Architekturen Timing Modell bei synchronem Design I 1D C1 Kombinatorik 1D C1 O CLK interner Takt Eingangsverzögerung Interne Verzögerungen Ausgangsverzögerung Diese Verzögerungszeiten bestimmen die Systemfrequenz. Der Pfad mit der größten Verzögerung limitiert diese Frequenz. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 5 -
6 Synthese für PLD-Architekturen Timing Modell bei synchronem Design Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 6 -
7 Synthese für PLD-Architekturen Verhaltens-Simulation und Timing-Check VHDL-Verhaltensbeschreibung Simulator High-Level Synthese Konfiguration Verhalten Translate VHDL- Testbench Mapping Place & Route Bitstream- Datei User-Constraints (UCF) Post Place&Route Static Timing Programmier- Tool Bei synchronem Design: Überprüfen, ob alles gut ist. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 7 -
8 Synthese für PLD-Architekturen Einschränkungen synthetisierbare VHDL-Beschreibung Verzögerungszeiten werden ignoriert. Keine wait for... - Anweisungen in Prozessen. Keine Dateioperationen. assert -Anweisungen werden ignoriert. Keine Gleitkomma-Typen. Zeitmodelle (z.b. transport ) werden ignoriert. Keine globalen Variablen. Hinweise für synthetisierbaren VHDL-Code Bei Kombinatorik auf Ereignisse aller Eingänge warten, sinnvollerweise über Sensitivitätsliste. Jede Kombination der Eingänge ausprogrammieren und Ergebnis festlegen. Bei Speicherelementen auf alle Takte und asynchronen Signale warten, sinnvollerweise über Sensitivitätsliste. Taktflankenerkennung über Event -Attribut und Signalpegel nach der Flanke. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 8 -
9 XuLA2-LX25 Board XC6SLX25 FPGA (1,500,000-Gatter) 12 MHz Oszillator 32 MByte (16Mx16, Winbond W9825G6JH) 8 Mbit SPI Flash (Winbond W25Q80BV) MicroSD Steckplatz Prototyp-Interface: 32 I/O-Pins 1 Takt-Pin USB 2.0 Programmierinterface über PIC 18F14K50 Mikrocontroller OpenSource-Design Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 9 -
10 XuLA2-LX25 Board Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
11 XuLA2-LX25 Board, Sicht der Anwender Kann zur Konfiguration des FPGAs verwendet werden Große, persistenter Massenspeicher A9 Anschluss eigener Hardware Mikrocontroller liefert 12 MHz Takt an Pin A9 Großer, schneller Massenspeicher, aber flüchtig Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
12 XuLA2-LX25 Board, Konfiguration mit GXSLOAD So machen wir es im Praktikum. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
13 XuLA2-LX25 Board, Alternative Konfiguration über JTAG Zur Info, aber wir machen das nicht so im Praktikum JTAG-Adapter mit auxiliary JTAG header verbinden und Board programmieren JTAG-Port des Controllers deaktivieren Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
14 XuLA2-LX25 Board, Spannungsversorgung Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
15 XuLA2-LX25 Board, Belegung des Prototyp-Interfaces (mit Angabe der FPGA Pin-Bezeichungen) CHAN0 CHAN31 CHAN-CLK +5V, +1.2V, +3.3V, GND RST# ANALOG-IO0, ANALOG-IO1 Diese Pins sind direkt mit den I/O-Pins des FPGA verbunden. Diese Pins sind nicht 5V-tolerant. Dieser Pin ist direkt an einen globalen Takt-Pin des FPGAs ange-schlossen. Er kann auch als normaler I/O-Pin verwendet werden. Nicht 5V -tolerant. Diese Pins sind mit den Spannungsversorgungslagen des XuLA2-Borads wie vorher gezeigt verbunden. Dieser Pin ist mit dem Reset-Pin des Microcontrollers verbunden. Wird er zu 0 gezogen (GND), wird das XuLA2-Board neu rekonfiguriert. Diese Pins sind am A/D-Wandler des Mikrocontrollers angeschlossen und können vom FPGA nicht verwendet werden. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
16 XuLA2-LX25 Board, Überspannungsschutz an Eingängen Xilinx Spartan-6 FPGAs besitzen an ihren Eingängen zuschaltbare Schutzdioden, die jedoch standardmäßig ausgeschaltet sind. Um die Diode für einen Eingang zu aktivieren, kann IOSTANDARD = PCI66_3 in der UCF-Datei ausgewählt werden. Mit einem Längswiderstand (z.b. 100 ) zur Strombegrenzung können nun auch 5V Logiksignale angeschlossen werden. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
17 Spannungsversorgung und Programmierung über USB Erinnerung: Der vom Mikrocontroller bereitgestellte 12 MHz Takt FPGA_CLK ist an Pin A9 des FPGAs angeschlossen. LED 1k Signal Blinking_LED UCF-Datei: NET FPGA_CLK LOC=A9; NET FPGA_CLK TNM_NET = FPGA_CLK_GROUP; TIMESPEC TS_FPGA_CLK = PERIOD "FPGA_CLK_GROUP" 12 MHz HIGH 50%; NET Blinking_LED LOC=J14 IOSTANDARD = LVCMOS33 DRIVE=24 SLEW=SLOW ; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
18 UCF-Datei: NET FPGA_CLK LOC=A9; NET FPGA_CLK TNM_NET = FPGA_CLK_GROUP; TIMESPEC TS_FPGA_CLK = PERIOD "FPGA_CLK_GROUP" 12 MHz HIGH 50%; NET Blinking_LED LOC=J14 IOSTANDARD = LVCMOS33 DRIVE=24 SLEW=SLOW ; FPGA_CLK und Blinking_LED sind die Namen der Ein-/Ausganssignale des VHDL- Designs. Für diese Signale werden mit NET-Anweisungen Constraints definiert: LOC Pin-Zuordnung (Location) des Signals in der Hardware IOSTANDARD Elektrisches Verhalten des Pins DRIVE Stärke des Ausgangsstroms (Ausgänge) SLEW Frequenzverhalten eines Ausgangs (Ausgänge) TMN_NET Taktsignal für einen Taktbereich definieren Im Projekt wird der Taktbereich FPGA_CLK_GROUP mit dem Taktsignal FPGA_CLK durch das TNM_NET-Constraint spezifiziert. Für diesen Taktbereich wird mit der TIMESPEC-Anweisung die Timing-Spezifikation TS_FPGA_CLK passend zum angeschlossenen Takt erstellt. Nun kann die Synthese in diesem Taktbereich alle kombinatorischen Laufzeiten zwischen den FlipFlops des Taktbereichs ermitteln. (Weitere Infos siehe Constraints Guide UG625, Xilinx Inc.) Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
19 Struktur der VHDL- Top-Level -Beschreibung 12 MHz Takt A9 UCF Top-Level entity Top level architecture FPGA_Clk Blinking_LED J14 LED: soll mit 10 Hz blinken Entity des Projekts (Signale müssen zur UCF-Datei passen): library ieee;use ieee.std_logic_1164.all; entity XuLA2_Blinking_LED is generic ( -- Parametrisierung FPGA_CLK_Frequency : natural := 12_000_000; -- Hz LED_Frequency : natural := Hz ); port ( -- Signal-Interface FPGA_CLK : in std_ulogic; Blinking_LED : out std_ulogic ); end XuLA2_Blinking_LED; 1k Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
20 Realisierung der Funktion durch einen ladbaren Zähler LED_Count_unsigned LED_Count_Bits FPGA_Clk C1/- 1LD TC Blinking_LED VHDL-Beschreibung des Zählers beispielsweise durch einen Prozess process (FPGA_CLK) variable v: unsigned(led_count_bits-1 downto 0) := LED_Count_unsigned; variable led: std_ulogic := '0'; begin if rising_edge(fpga_clk) then if v=0 then v := LED_Count_unsigned; led := not led; else v := v-1; end if; Hardwarekonstanten Blinking_LED <= led; LED_Count_Bits und end if; LED_Count_unsigned end process; müssen ermittelt werden. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
21 Automatische Konfiguration des Zählers Vorgaben entity XuLA2_Blinking_LED is generic ( -- Parametrisierung FPGA_CLK_Frequency : natural := 12_000_000; -- Hz LED_Frequency : natural := Hz );... end XuLA2_Blinking_LED; Bereitstellung benötiger Hardparameter als Konstante constant LED_Count : natural := FPGA_CLK_Frequency/LED_Frequency; constant LED_Count_Bits : natural:= Anzahl_Bits(LED_Count-1); constant LED_Count_unsigned : unsigned(led_count_bits-1 downto 0) := to_unsigned(led_count-1,led_count_bits); Die Funktion Anzahl_Bits wurde in Abschnitt 3 vorgestellt. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
22 Architektur des Projekts (Zusammenfassung der vorhergehenden Folien): library ieee; use ieee.numeric_std.all; architecture arch of XuLA2_Blinking_LED is function Anzahl_Bits(v: natural) return natural is... (siehe Vorlesungsfolien, Abschnitt 3) end Anzahl_Bits; -- Berechnung benoetiger Hardwarekonstanten constant LED_Count : natural := FPGA_CLK_Frequency/LED_Frequency; constant LED_Count_Bits : natural := Anzahl_Bits(LED_Count-1); constant LED_Count_unsigned : unsigned(led_count_bits-1 downto 0) := to_unsigned(led_count-1,led_count_bits); begin process (FPGA_CLK) variable v: variable led: std_ulogic := '0'; begin if rising_edge(fpga_clk) then if v=0 then v := LED_Count_unsigned; led := not led; else v := v-1; end if; Blinking_LED <= led; end if; end process; end arch; unsigned(led_count_bits-1 downto 0) := LED_Count_unsigned; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
23 Testbench XuLA2_Blinking_LED_Testbench Takt- Generator FPGA_Clk XuLA2_Blinking_LED (Unit under Test, UUT) Blinking_LED Verifikation Was soll verifiziert werden? die Blinkfrequenz in Abhängigkeit der Taktfrequenz Welche Parameter sollen einstellbar gehalten werden? LED_Toggle_Frequency: LED-Umschaltfrequenz FPGA_CLK_Frequency: Taktfrequenz FPGA_CLK_Duty: 1-Phase des Taktes (prozentualer Anteil) FPGA_CLK_Offset: Startverzögerung des Taktes (zeitliche Dauer) FPGA_Clk Blinking_LED Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
24 Testbench: Code Übersicht 1 library ieee; use ieee.std_logic_1164.all; entity XuLA2_Blinking_LED_testbench is constant FPGA_CLK_Frequency : natural := 12_000_000; -- Hz constant FPGA_CLK_Duty : real := 45.0; -- Prozent High constant FPGA_CLK_Offset : time := 7 ns; constant LED_Toggle_Frequency : natural := 10; -- Hz end XuLA2_Blinking_LED_testbench; use work.txt_util.all; architecture test of XuLA2_Blinking_LED_testbench is -- UUT Komponentendeklaration component XuLA2_Blinking_LED is... (generic, port) end component; -- Hilfreiche Konstanten constant FPGA_CLK_Period : time := 1 sec / FPGA_CLK_Frequency; constant LED_Toggle_Period : time := 1 sec / LED_Toggle_Frequency; -- UUT Ein- und Ausgangssignale signal FPGA_CLK : std_ulogic; signal Blinking_LED : std_ulogic; begin... (Architektur-Body) end test; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
25 Testbench: Code Übersicht 2 library ieee; use ieee.std_logic_1164.all; entity XuLA2_Blinking_LED_testbench is... Definition aktueller Testparameter (siehe Übersicht 1) end XuLA2_Blinking_LED_testbench; use work.txt_util.all; architecture test of XuLA2_Blinking_LED_testbench is... Deklarationen und Definitionen (siehe Übersicht 1) begin -- "Unit Under Test" UUT: XuLA2_Blinking_LED generic map ( -- Parametervorgaben FPGA_CLK_Frequency => FPGA_CLK_Frequency, LED_Toggle_Frequency => LED_Toggle_Frequency ) port map ( FPGA_CLK => FPGA_CLK, Blinking_LED => Blinking_LED ); process -- Taktgenerator... FPGA_CLK erzeugen end process; process -- Überwachung der Zeitdauer zwischen zwei LED-Umschaltzeitpunkten... Blinking_LED überprüfen end process; end test; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
26 Testbench: Hilfspackage "txt_util" Die Testbench verwendet ein modifiziertes Package "txt_util", um bei assertund report-anweisungen auch Parameter auszugeben. Das Package enthält eine Vielzahl von Funktionen, von denen die Testbench jedoch nur die mehrfach überladene str-funktion verwendet. Die str-funktionen konvertieren Datenobjekte in string-objekte: function str(sl: std_logic) return string; function str(slv: std_logic_vector) return string; function str(slv: std_ulogic_vector) return string; function str(b: boolean) return string; function str(int: integer; base: integer) return string; function str(int: integer) return string; function str(rea: real) return string; function str(tim: time) return string; Beispiel: report "Blinking_LED=" & str(blinking_led) & " und FPGA_CLK=" & str(fpga_clk) severity Note; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
27 Testbench: Überwachung der Zeitdauer zwischen zwei LED-Umschaltzeitpunkten -- Überwachung der Zeitdauer zwischen zwei LED-Umschaltzeitpunkten -- (Toleranz: Eine Taktperiode des "FPGA_CLK") process variable this_time: time := 0 sec; begin wait on Blinking_LED; -- Erst mal Abwarten, beim Start gibt es manchmal unerwartete Ereignisse wait on Blinking_LED; -- Mit der zweiten Flanke Messung Starten this_time := now; for i in 0 to 100 loop report "Durchlauf i="&str(i) severity note; wait on Blinking_LED; assert abs((now-this_time) - LED_Toggle_Period) < (FPGA_CLK_Period) report "Bei i="&str(i)&" Zeitfehler: "&str((now-this_time)-led_toggle_period) severity error; this_time := now; end loop; report "Test done" severity note; wait; end process; Der Prozess speichert den Zeitpunkt der letzten Flanke in "this_time" und vergleicht diesen mit dem aktuellen Zeitpunkt "now". Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
28 Testbench: Erster Versuch eines Taktgenerators -- Erster Versuch eines Taktgenerators process constant FPGA_CLK_High_Time : time := (FPGA_CLK_Duty/100.0) * FPGA_CLK_Period; constant FPGA_CLK_Low_Time : time := FPGA_CLK_Period - FPGA_CLK_High_Time; begin FPGA_CLK <= '0'; wait for FPGA_CLK_Offset; l1: loop FPGA_CLK <= '1'; wait for FPGA_CLK_High_Time; FPGA_CLK <= '0'; wait for FPGA_CLK_Low_Time; end loop; end process; Problem, z.b. bei 12 MHz Für die Taktperiode ergibt sich ein Wert von 83 1/3 ns. Zeitwerte werden in VHDL jedoch auf eine eingestellte kleinste Zeiteinheit gerundet (z.b. Femtosekunden). Durch den Rundungsfehler erzeugt der gezeigte Taktgenerator bei 12 MHz keine Taktperioden, sondern eine leicht abweichende Anzahl. Da die LED-Umschaltzeitpunkte von der Anzahl der Taktzyklen abhängen, erfolgen die Umschaltungen zu leicht falschen Zeitpunkten. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
29 Testbench: Zweiter Versuch eines Taktgenerators -- Taktgenerator mit exakter Anzahl der Taktzyklen process constant FPGA_CLK_High_Time : time := (FPGA_CLK_Duty/100.0) * FPGA_CLK_Period; variable start_sec : time; variable low_time : time; begin FPGA_CLK <= '0'; wait for FPGA_CLK_Offset; l1: loop start_sec := now; one_sec: for tick in 1 to FPGA_CLK_Frequency loop FPGA_CLK <= '1'; wait for FPGA_CLK_High_Time; FPGA_CLK <= '0'; low_time := start_sec + 1 sec * (real(tick) / real(fpga_clk_frequency)) - now; wait for low_time; end loop; end loop; end process; Die Berechung jedes einzelnen Taktendes erfolgt nun aufgrund der Nummer tick des aktuellen Taktzyklus und mit real -Rechnung. Damit erhält man einen kleinen Unterschied zwischen den Periodenlängen der einzelnen Taktzyklen (Jitter), in einer Sekunde stimmt jedoch die Anzahl der durch die Frequenz vorgegebenen Taktzyklen. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
30 Testbench: Zweiter Taktgenerator als Prozedur... architecture test of XuLA2_Blinking_LED_testbench is... procedure Taktgenerator( constant CLK_Frequency : natural; constant CLK_Offset : time; constant CLK_Duty : real; signal CLK : out std_ulogic ) is constant CLK_Period : time := 1 sec / CLK_Frequency; constant CLK_High_Time : time := (CLK_Duty/100.0) * CLK_Period; variable start_sec, low_time : time; begin CLK <= '0'; wait for CLK_Offset; l1: loop start_sec := now; one_sec: for tick in 1 to CLK_Frequency loop CLK <= '1'; wait for CLK_High_Time; CLK <= '0'; low_time := start_sec + 1 sec * (real(tick) / real(clk_frequency)) - now; wait for low_time; end loop; end loop; end procedure;... begin... TG: Taktgenerator(FPGA_CLK_Frequency, FPGA_CLK_Offset, FPGA_CLK_Duty, FPGA_CLK);... end test; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
31 Testbench: Simulation vcom -work work txt_util.vhd vcom -work work XuLA2_Blinking_LED.vhd vcom -work work XuLA2_Blinking_LED_Testbench.vhd vsim -novopt work.xula2_blinking_led_testbench add wave -divider "Ein-/Ausgangssignale" add wave /xula2_blinking_led_testbench/blinking_led add wave /xula2_blinking_led_testbench/fpga_clk add wave -divider "Interne Variable" add wave -unsigned /xula2_blinking_led_testbench/uut/line 38/v add wave /xula2_blinking_led_testbench/uut/line 38/led run 3 sec Konsole # ** Note: Durchlauf i=0 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=1 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=2 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=3 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=4 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=5 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=6 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=7 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=8 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench # ** Note: Durchlauf i=9 # Time: ps Iteration: 2 Instance: /xula2_blinking_led_testbench do-script wave-fenster Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
32 Synthese: Projekt aufsetzen, übersetzen, Zeitverhalten überprüfen Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
33 Synthese: ISE-Einstellungen für XuLA2-Board (siehe XuLA2 Manual) Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
34 Synthese: Hardwareaufbau Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
35 Synthese: FPGA Konfiguration drag'n drop Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
36 Synthese: Erstellen einer Programmierdatei für das SPI-Flash (1) Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
37 Synthese: Erstellen einer Programmierdatei für das SPI-Flash (2) Die Datei "XuLA2_Blinking_LED.mcs" wurde erzeugt Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
38 Synthese: Programmierung des SPI-Flash drag'n drop Beim Einschalten der Spannungsversorgung wird dann das FPGA aus dem SPI-Flash konfiguriert. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese
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