HaPra Versuchsreihe 4 - Aufbau eines Volladdierers. Aufbau eines Volladdierers mit diskreten Bausteinen

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1 HaPra Versuchsreihe 4 - Aufbau eines Volladdierers Versuchsreihe 4 Aufbau eines Volladdierers Aufbau eines Volladdierers Aufbau eines Volladdierers mit diskreten Bausteinen Aufbau eines Volladdierers mit SYNOPSYS Design ompiler Abbildung auf FPGA - im Praktikum: XILINX XV300 Virtex FPGA ( Gatter) auf Xess XSV300 Prototyping-Board HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 2 1

2 Logikbausteine 74xx00: 4 NAND-Gatter mit je 2 Eingängen 74xx86: 4 XOR-Gatter 74xx08: 4 AND-Gatter 74xx32: 4 OR-Gatter 74xx02: 4 NOR-Gatter mit je 2 Eingängen 74xx04: 6 Inverter HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 3 Eingabeplatine Spannungsversorgung: 5V Zeigt logische Pegel an (LEDs) Erzeugt logische Pegel (DIP-Schalter) GND GND V (+5V) Schalter LEDS V (+5V) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 4 2

3 Hinweis Falls Sie die Eingabeplatine nicht benutzen wollen: - Unbeschaltete Eingänge sind nicht logisch 0 sondern undefiniert! Unbedingt alle Eingänge mit definierten Werten belegen: logisch 1: + Pol der Spannungsquelle (+5V) logisch 0: - Pol der Spannungsquelle (0 V) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 5 Entwurfsablauf Papier (Skript, Vorbesprechung) gschem / VHDL Spezifikation Gatternetzliste entwerfen Modelsim Synopsys Design ompiler Xilinx - edif2bit Validierung / Verifikation Synthese Platzieren & Verdrahten Technologie-unabhängig FPGA-spezifisch Xess - xsload FPGA HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 6 3

4 Entwurfswerkzeuge (1) geda - gschem ( GNU Schematic apture") graphische Eingabe von Netzlisten, automatische Umsetzung in VHDL mit gnetlist Mentor - vsim (Modelsim) Analyse des VHDL-odes, Erzeugung eines ausführbaren Simulator-Binaries Simulator-Frontend / Debugger Synopsys - design_compiler Synthese (VHDL -> Struktur), Optimierung, - design_vision / design_analyzer Gatternetzlisten Viewer / Debugger HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 7 Entwurfswerkzeuge (2) Xilinx - Plazieren & Verdrahten diverse Kommandozeilentools (im HaPra: edif2bit) - xsload Programmierung des FPGA Achtung: design_vision Workaround - starten über: ssh -X ralab?? design_vision HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 8 4

5 GSHEM (1) Starten über Shell: gschem & HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 9 GSHEM (2) Einfügen von Komponenten: Add -> omponent (i) 1 Gatter platzieren HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 10 5

6 GSHEM (3) Einfügen von Komponenten: Add -> omponent (i) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 11 GSHEM (4) Benennen von Komponenten: Edit -> Edit (ee) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 12 6

7 GSHEM (5) Benennen von Komponenten: Edit -> Edit (ee) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 13 GSHEM (6) Einfügen von Verbindungsleitungen: Add -> Net (n) 2 Verbindungen ziehen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 14 7

8 GSHEM (7) Einfügen von Verbindungsleitungen: Add -> Net (n) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 15 GSHEM (8) Einfügen von I/O-Pads: Add -> omponent (i) 3 Ein-/Ausgänge festlegen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 16 8

9 GSHEM (9) Einfügen von I/O-Pads: Add -> omponent (i) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 17 GSHEM (10) Einfügen von I/O-Pads: Add -> omponent (i) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 18 9

10 GSHEM (11) Einfügen von I/O-Pads: Add -> omponent (i) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 19 GSHEM (12) Einfügen von I/O-Pads: Add -> omponent (i) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 20 10

11 GSHEM (13) Benennen von I/O-Pads: Edit -> Edit (ee) 4 Ein-/Ausgänge benennen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 21 GSHEM (14) Benennen von I/O-Pads: Edit -> Edit (ee) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 22 11

12 GSHEM (15) Benennen von I/O-Pads: Edit -> Edit (ee) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 23 GSHEM (16) Benennen einer VHDL-Entity: Add -> Attribute (aa) 5 Entity benennen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 24 12

13 GSHEM (17) Benennen einer VHDL-Entity: Add -> Attribute (aa) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 25 GSHEM (18) Benennen einer VHDL-Entity: Add -> Attribute (aa) HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 26 13

14 Versuchsreihe 4: Aufbau eines Volladdierers VHDL-ode-Generierung: - Datei abspeichern - VHDL-ode erzeugen gnetlist -g vhdl -o havhd hasch - VHDL-ode überprüfen! Hierarchische Designs: - Symbolgenerierung für eigene Module mit gnetlist gnetlist -g symcreate -o ~/sym/hasym hasch - zb Halbaddierer zum Entwurf eines Volladdierers verwenden HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 27 VHDL Simulator (1) mkdir va ; cd va VHDL Sourcen in diesem Verzeichnis ablegen vsim & HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 28 14

15 VHDL Simulator (2) WORK-Library anlegen: - File -> hange Directory - File -> New -> Library HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 29 VHDL Simulator (3) Sourcen compilieren - ompile -> ompile HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 30 15

16 VHDL Simulator (4) Simulation starten - WORK-Library aufklappen - Doppelklick auf Architecture HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 31 VHDL Simulator (5) Waveform View einblenden - View -> Debug Windows -> Wave HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 32 16

17 VHDL Simulator (6) Signale auswählen/simulation laufen lassen Simulation laufen lassen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 33 VHDL Simulator (7) Signalwerte setzen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 34 17

18 VHDL Simulator (8) Simulation HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 35 Synthese / Analyse des Designs Aufruf: design_vision & - alternativ auch: design_analyzer & HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 36 18

19 oder per Script define_design_lib WORK -path WORK analyze -f VHDL -library WORK halbaddierervhdl elaborate halbaddierer current_design halbaddierer uniquify compile set_port_is_pad A set_port_is_pad B set_port_is_pad set_port_is_pad S insert_pads write -f db -hier -output halbaddiererdb write -format edif -hierarchy -output halbaddiereredif quit HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 37 Entwurfsschritte beim hipentwurf Synthese: Abbilden auf Bibliothekszellen Platzieren Verdrahten HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 38 19

20 Entwurfsschritte beim FPGA- Entwurf Technologie-abhängige Schritte - - Synthese: Abbilden auf programmierbare LB-Funktionen - Platzieren: Zuordnung Teilfunktion - physikalischer LB - Verdrahten: Programmierung der Verbindungen HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 39 FPGA-Struktur I/O-Blöcke LB S LB LB S LB Verbindungsleitungen LB LB LB LB Programmierbare Logikblöcke LB S LB LB S LB Verbindungsmatrizen LB LB LB LB HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 40 20

21 Verbindungsmatrizen mit SRAM-Programmierung SRAM SRAM SRAM SRAM SRAM SRAM SRAM SRAM SRAM HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 41 Versuchsreihe 4: Aufbau eines Volladdierers Logikblöcke als speicherprogrammierbare Funktionen - LUT: LookUp Table (Wertetabelle) 1 n Adreßdecode r 1 2 n Speichermatrix (LUT) Daten Vorteil: beliebige Funktionen mit n Eingängen können programmiert werden Nachteil: Größe wächst exponentiell mit n HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 42 21

22 Logikblock beim Virtex-FPGA 4 LUTs mit 4 Eingängen / 1 Ausgang arry-logik dazwischen Programmierbar: - beliebige 4-stellige Funktionen - mehrstellige Funktionen mit Einschränkungen 4 D-Flip-Flops bzw Latches HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 43 Logikblock beim Virtex-FPGA HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 44 22

23 Xilinx Tools (1) Beispiel: vaedif - 1) Zuordnung der Ports des Volladdierers zu den Pins des hipgehäuses - Datei vaucf eingeben NET A NET B NET _IN NET S NET _OUT LO=P234; LO=P238; LO=P236; LO=P157; LO=P160; HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 45 Xilinx Tools (2) Beispiel: vaedif - 2) Programmierdaten va_rbit erzeugen: - edif2bit va - 3) Analyse des Zeitverhaltens (optional): - trce va_r - 4) Programmierung des FPGA: - xsload va_rbit HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 46 23

24 FPGA Board Keine Kabel abziehen!!! HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 47 Hinweise zu Versuch 4 Keine Kabel vom FPGA-Board abziehen!!! FPGA-Boards pfleglich behandeln!!! Boards nur mit Strom versorgen, wenn notwendig!!! HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 48 24

25 HaPra Versuchsreihe 4 - Aufbau eines Volladdierers Versuchsreihe 5: ALU Entwurf Versuchsreihe 5: ALU Entwurf Entwurf eines RIS Prozessors (32 Bit Daten und 32 Bit Adressen) - Versuchsreihe 5: ALU Entwurf - Versuchsreihe 6: Testbench der ALU - Versuchsreihe 7: Registerfile + Programmzähler - Versuchsreihe 8-9: Steuerwerk - Versuchsreihe 10: Interrupts - Versuchsreihe 11: Synthese der PU - Versuchsreihe 12: Testprogramm HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 50 25

26 Versuchsreihe 5: ALU Entwurf Befehlssatz der PU HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 51 Versuchsreihe 5: ALU Entwurf HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 52 26

27 Versuchsreihe 5: ALU Entwurf Spezifikation der 32 Bit ALU - Tabelle - S(2:0) RT-Operation - Subtraktion - an späterer Implementierung orientieren - (RO-Vorlesung: Addierer/Subtrahierer) - Vorschlag: ARRY_OUTQ <- A + not(b) + ARRY_IN - VHDL - bei jeder Operation alle Signale definieren! HaPra Versuchsreihe 4 - Aufbau eines Volladdierers 53 27

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