Ausarbeitung zum ETI Praktikum
|
|
- Benedict Günther
- vor 7 Jahren
- Abrufe
Transkript
1 Ausarbeitung zum ETI Praktikum Aufgabe 3.1 (VHDL) eingereicht an der Technischen Universität München Lehrstuhl X: Rechnertechnik und Rechnerorganisation Prof. A. Bode SS 2006 Betreuer: Dipl.-Inf. Daniel Stodden Bearbeiter (Gruppe 9): Herr Kolja Rödel Ausarbeitung Matr.Nr.: ) Herr Tankred Hase Projektmanager Matr.Nr.: ) Herr Daniel Muhra Vortrag Matr.Nr.: ) Daniel Muhra 1 Technische Universität München
2 Inhaltsverzeichnis 1 Pichtenheft Kurze Aufgabenbeschreibung Hilfsmittel Blackbox-Sicht Zeitplanung Spezikation Funktionsweise Zustandsgenerator Register Alternative Lösungsansätze Zustandsgenerator Register Anwenderdokumentation Funktionalität Benutzung Entwicklerdokumentation Zustandsgenerator Register Erzeugte Dateien ZustandsGenerator.vhd Register.vhd Daniel Muhra 2 Technische Universität München
3 1 Pichtenheft 1.1 Kurze Aufgabenbeschreibung Dieses Projekt ist Teil der Erstellung einer Ampelanlage. Hierbei sollen ein Zustandsgenerator und das Register konzipiert werden. Der Zustandsgenerator soll anhand eines ankommenden Taktes einen dazugehörigen Ampelzustand ermitteln, welcher an das Register weitergeleitet wird. Das Register erhält den jeweiligen Ampelzustand vom Zustandsgenerator und hält diesen fest. Ebenfalls soll es später den momentanen Zustand für die Fuÿgängerampeln erhalten und beide zusammen weiterleiten. 1.2 Hilfsmittel ˆ x86 kompatibler Rechner mit Linux Betriebssystem (Ubuntu) ˆ Texteditor (gedit) ˆ VHDL Kompiler (ghdl) ˆ Open Oce (Dokumentenerstellung) ˆ MS Oce Visio (Dokumentenerstellung) ˆ tetex Latex Kompiler (Dokumentenerstellung) ˆ Tutorials der ETI-Zentralübung ˆ Wiki zum ETI-Praktikum 1.3 Blackbox-Sicht ˆ Zustandsgenerator: Der Zustandsgenerator erhält ein 1 bit Signal vom Taktgeber II. Bei jedem Signal (Wechsel von 0 auf 1) wird im Zustandsgenerator eine 8 bit Adresse generiert und an den Speicher gesendet. Dieser sendet dem Zustandsgenerator den zugehörigen Ampelzustand als 15 bit Vektor, welcher weiter an das Register geleitet wird. ˆ Register: Das Register erhält vom Zustandsgenerator den momentanen (gewünschten) Ampelzustand (15 bit) für die Kfz-Ampeln und speichert diesen. Zusätzlich kann das Register um einen 8 bit Vektor für die Fuÿgängerampeln als Eingang erweitert werden. Beide Zustände (Kfz- und Fuÿgängerampeln) werden vom Register kombiniert als 23 bit Vektor ausgeben und gehen an den Multiplexer. Daniel Muhra 3 Technische Universität München
4 1.4 Zeitplanung Aufgaben- und Personalplanung: Teilaufgabe T. Hase D. Muhra K. Rödel Gesamt Start Ende Kommunikation allgemein Besprechungen ab Problemanalyse Pichtenheft Vorbereitung Lösungssuche Spezikation Implementierung Qualitätstests Besprechungsprotokolle Dokumentation Vortrag Gesamt 23 h 23 h 23 h 69 h Unterteilung nach Arbeitspaketen: Arbeitspaket Verantwortliche Aufwand Termin Implementierung Hase, Muhra, Rödel des Programms Qualitätstests Hase, Muhra, Rödel Dokumentation Rödel Vortrag Hase, Muhra Termine für die Abgabe der Leistungen: Pichtenheft Montag, , 12:00 Uhr Spezikation Montag, , 12:00 Uhr Implementierung Montag, , 12:00 Uhr Ausarbeitung Montag, , 12:00 Uhr Vortrag Mittwoch, , 10:00-12:00 Uhr Daniel Muhra 4 Technische Universität München
5 2 Spezikation 2.1 Funktionsweise Im Folgeneden wird die Funktionsweise der beiden Module erläutert. Zum Besseren Verständnis ndet sich zu jedem Modul ein entsprechendes Schaubild. Weiterhin verfügt jede Komponente der Ampelschaltung über einen 1 Mhz Clock- (clk) und einen Reset- (reset) Eingang. Clock dient als Taktgeber und sorgt für einen laufenden Betrieb. Bei einem Reset Signal (Wechsel von 0 auf 1) werden alle Zustände und ausgehenden Signale beider Module auf 0 gesetzt und somit in den Anfangszustand gesetzt. Im Weiteren wird nicht mehr auf diese Eingänge eingegangen, jedoch bleibt zu bemerken, dass sie dennoch vorhanden sind Zustandsgenerator Der Zustandsgenerator selbst erzeugt keinen Zustand, sondern eine Speicheradresse, an der der gewünschte Zustand zu nden ist. Aus der Aufgabenstellung geht hervor, dass es sich um 15 Ampellichter handelt, die zusammen 14 verschiedene Zustände (als Ganzes) annehmen. Wir gehen davon aus, dass diese Zustände hintereinenander im Speicher liegen und damit die Adresse 0 auf den ersten Eintrag verweist. Folglich wäre der Beginn des nächsten Zustands bei Adresse 15 und der letzte Zustand bei Adresse 195 ((14 15) 15). Um somit die gröÿte Adresse (195) speichern zu können, benötigen wir mindestens eine 8 bit Zahl i: ˆ bei jedem Signal (Wechsel von 0 auf 1) von clk2 soll eine neue Adresse erzeugt werden. Hierzu wird die intern gespeicherte Adresse i erhöht. ˆ da nur 14 Zustände existieren, muss i nach der 14. Adresse (195), wieder auf die 1. Adresse (0) gesetzt werden. ˆ wurde die Adresse generiert, wird sie auf den Ausgang (adress) ausgegeben. ˆ am Eingang lights erhält der Zustandsgenerator den angeforderten Ampelzustand. Dieser wird an das Register weitergereicht Register ˆ zu Begin jedes Taktzyklus wird der interne 23 Bit Vektor i auf 0 gesetzt und der Gesamtzustand neu berechnet ˆ Nun werden statein1 und statein2 konkateniert und auf i gelegt. Hierbei repräsentieren die oberen Bits die Kfz-Ampel und die unteren 8 Bits die Fuÿgänger-Ampel ˆ im letzten Schritt wird i auf den Ausgang stateout ausgeben und liefert den gesamten Zustand der Ampelanlage. Daniel Muhra 5 Technische Universität München
6 2.2 Alternative Lösungsansätze Zustandsgenerator lights Eingang/Ausgang weglassen. Vorteil: Kosteneinsparung durch Strukturminimierung des Bauteils. Nachteil: Fehlende Zugrismöglichkeit. Um möglichst nah an der Aufgabenstellung zu bleiben, haben wir uns entschieden den Ampelzustand über den Zustandsgenerator zum Register zu leiten, so wie es dem Schaubild entspricht. Weiterhin hielten wir es für wichtig eine zusätzliche Kontrollschnittstelle zur Verfügung zu haben, da man so den Ampelzustand auslesen kann bevor er zum Register geleitet wird Register Andere Zustandsreihenfolge: Fuÿgänger + Kfz statt Kfz + Fuÿgänger Zwar wäre eine Multiplikation mit einer 8 bit Zahl mathematisch weniger Aufwand als mit einer 15 bit Zahl, jedoch handelt es sich hierbei um eine einfache Linksverschiebung. Teschnisch wird dies lediglich durch eine andere Verdrahtung realisiert, bei der beide Varianten gleichwertig ausfallen. Somit bleibt die Entscheidung für eine Variante Geschmackssache. Daniel Muhra 6 Technische Universität München
7 3 Anwenderdokumentation 3.1 Funktionalität Grundsätzlich ist es angedacht beide Komponenten für das Ampelsystem zu verwenden. Dennoch ist es möglich eines von beiden durch ein alternatives Modul zu ersetzen. Der Zustandsgenerator dient zum Erstellen einer Adresse. Dafür benötigt er ein Taktsignal, dass einen Adresswechsel bewirkt. Die generierte Adresse wird ausgegeben und soll einen 15 bit Ampelzustand liefern. Dieser wird ebenfalls vom Zustandsgenerator weitergereicht. Für einen funktionierenden Betrieb muss der Speicher so angeordnet sein, wie es in der Spezikation festgelegt wurde. Das Register ist streng genommen nur eine Einheit die ein 15 bit und ein 18 bit Signal konkadeniert und weitergibt. Die Eingänge müssen also je nach Wunsch belegt werden. Als Ausgabe erhält man den eentsprechenden 23 bit Vektor. 3.2 Benutzung Beide Module haben Eingänge für folgende Signale: ˆ clk: ein 1 bit Taktsignal ˆ reset: ein 1 bit Signal, das das Modul in den Initialzustand setzt. Weiterhin besitzt jedes Modul sein spezizierten Ein- und Ausgänge. Zustandsgenerator: ˆ clk2: ein 1 bit Taktsignal für den Adresswechsel ˆ lights: ein 15 bit Vektor für den momentanen Kfz-Ampelzustand ˆ adress: ein 8 bit Vektor für die geforderte Adresse Register: ˆ statein1: ein 15 bit Vektor für den momentanen Kfz-Ampelzustand ˆ statein2: ein 8 bit Vektor für den momentanen Fuÿgänger-Ampelzustand ˆ stateout: ein 23 bit Vektor für den gesamten Ampelzustand Für den Gebrauch sind die oben genannten Ein- und Ausgänge entsprechend zu belegen. Das Register arbeitet auch theoretisch mit nur einem belegten Eingang, wobei der fehlende Eingang durch Nullen aufgefüllt wird. Daniel Muhra 7 Technische Universität München
8 4 Entwicklerdokumentation Die Aufgabe ist gemäÿ der Spezikation in VHDL umgesetzt. Die Einzelnen Komponenten enthalten die Ein- und Ausgänge, wie sie in der Benutzerdokumentation aufgeführt sind. Die Konkatenation im Register wird durch Addition und Linksverschiebung erreicht. Dabei gilt folgendes: Multipliziert man eine Zahl mit 2 x so verschiebt sie sich (in Binärschreibweise) um x stellen nach links.in unserem Fall verschieben wir sie um 8 Stellen, damit die unteren 8 Stellen nun frei sind. Addiert man nun eine 8 Bit Zahl dazu erhält man die Konkatenation der ersten Zahl mit der zweiten (8 bit) Zahl. 4.1 Zustandsgenerator library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; entity zustandsgen is port( clk: in STD_LOGIC; -- 1 Mhz Takt clk2: in STD_LOGIC; -- Takt vom Taktgenerator II reset: in STD_LOGIC; -- reset in adress: out STD_LOGIC_VECTOR (7 downto 0); -- Pointer auf den nächsten Ampel-Zustand lights: inout STD_LOGIC_VECTOR (14 downto 0) -- Ampelzustand der vom Vergleicher durchgereicht wird ); end zustandsgen; architecture zustandsgen of zustandsgen is signal i: STD_LOGIC_VECTOR(7 downto 0); -- aktuell verwendeter Pointer zaehler_process: process(clk,clk2,reset) if reset='1' then -- bei reset wird alles auf 0 gesetzt Daniel Muhra 8 Technische Universität München
9 i<=x"00"; lights <=" "; elsif clk2'event and clk2='1' then if i < x"c3" then i <= std_logic_vector(unsigned(i) i wird um 15 hochgezählt um auf den nächsten -- Ampel-Zustand zu zeigen else i <= x"00"; -- nach dem letzten Zustand wird wieder auf den ersten gezeigt end if; end if; adress <= i; -- Pointer-Signal wir auf den Ausgang gelegt end process; end zustandsgen; 4.2 Register library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; entity reg is port ( clk: in STD_LOGIC; -- 1 Mhz Takt reset: in STD_LOGIC; -- reset in statein1: in STD_LOGIC_VECTOR (14 downto 0); -- Ampelzustand der Auto-Ampellichter statein2: in STD_LOGIC_VECTOR (7 downto 0); -- Ampelzustand der Fussgaenger-Ampellichter stateout: out STD_LOGIC_VECTOR (22 downto 0) -- Gesamtampelzustand ); end reg; architecture reg of reg is signal i: STD_LOGIC_VECTOR(22 downto 0); -- interner gespeicherter Gesamtampelzustand reg_process: process(clk,reset) Daniel Muhra 9 Technische Universität München
10 if reset = '1' then -- bei reset wird alles auf 0 gesetzt i<=" "; elsif clk'event and clk='1' then i<=" "; i <= std_logic_vector((unsigned(statein2)*(2**15)) + unsigned(statein1)); -- Kombination der Auto-Ampellichter (untere 15 bits) und der -- Fussgaenger-Ampellichter (obere 8 bits) zu einem 23 bit Vector end if; stateout <= i; -- Gesamtampelzustand wird auf den Ausgang gelegt end process; end reg; Daniel Muhra 10 Technische Universität München
11 5 Erzeugte Dateien 5.1 ZustandsGenerator.vhd library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; entity zustandsgen is port ( clk: in STD_LOGIC; clk2: in STD_LOGIC; reset: in STD_LOGIC; adress: out STD_LOGIC_VECTOR (7 downto 0); lights: inout STD_LOGIC_VECTOR (14 downto 0) ); end zustandsgen; architecture zustandsgen of zustandsgen is signal i: STD_LOGIC_VECTOR(7 downto 0); zaehler_process: process(clk,clk2,reset) if reset='1' then i<=x"00"; lights <=" "; elsif clk2'event and clk2='1' then if i < x"c3" then i <= std_logic_vector(unsigned(i)+15); else i <= x"00"; end if; end if; adress <= i; end process; end zustandsgen; Daniel Muhra 11 Technische Universität München
12 5.2 Register.vhd library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; entity reg is port ( clk: in STD_LOGIC; reset: in STD_LOGIC; statein1: in STD_LOGIC_VECTOR (14 downto 0); statein2: in STD_LOGIC_VECTOR (7 downto 0); stateout: out STD_LOGIC_VECTOR (22 downto 0) ); end reg; architecture reg of reg is signal i: STD_LOGIC_VECTOR(22 downto 0); reg_process: process(clk,reset) if reset = '1' then i<=" "; elsif clk'event and clk='1' then i<=" "; i <= std_logic_vector((unsigned(statein2)*(2**15)) + unsigned(statein1)); end if; stateout <= i; end process; end reg; Daniel Muhra 12 Technische Universität München
17 Zähler. Hochschule für Angewandte Wissenschaften Hamburg FACHBEREICH ELEKTROTECHNIK UND INFORMATIK DIGITALTECHNIK 17-1
7 Zähler Zähler werden in digitalen Systemen sehr vielfältig eingesetzt: Z.B. zum Zählen von Ereignissen, zum Speichern der aktuellen Befehlsadresse eines Mikroprozessors oder zum Zählen von Zuständen
MehrEinführung in die technische Informatik
Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris VHDL VHDL Akronym für Very High-Speed Integrated Circuit Hardware Description Language
MehrÜbungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009
Übungen zu Architektur Eingebetteter Systeme Blatt 5 28./29.05.2009 Teil 1: Grundlagen 1.1: VHDL Bei der Erstellung Ihres Softcore-Prozessors mit Hilfe des SOPC Builder hatten Sie bereits erste Erfahrungen
MehrEHP Einführung Projekt A
Volker Dörsing EHP Einführung Projekt A email: doersing@uni-jena.de praktische Übung www: http://users.minet.uni-jena.de/~ehp-head Vorbereitung, Durchführung, Kolloquium Infos zur Veranstaltung, Versuchsanleitung
MehrPraktikum Systementwurf mit VHDL HDL Design Lab
Praktikum Systementwurf mit VHDL HDL Design Lab Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit
MehrLaborübung 4. Zustandsautomaten (Finite State Machines)
Laborübung 4 Zustandsautomaten (Finite State Machines) Für den Entwurf und die Beschreibung von digitalen Systemen bilden Zustandsautomaten (Finite State Maschines; FSMs) eine wesentliche Grundlage. Mit
Mehr1. Beschreibung der Aufgabe
c ^ ` e e l ` e p ` e r i b m c l o w e b f j d b p q ^ i q r k d e l ` e p ` e r i b c o q b ` e k f h r k a t f o q p ` e ^ c q c ^ ` e e l ` e p ` e r i b m c l o w e b f j d b p q ^ i q r k d e l `
MehrKapitel 10, VHDL, Teil 2. Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design. Grundlagen der Technischen Informatik
Grundlagen der Technischen Informatik Kapitel 10, VHDL, Teil 2 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design VHDL Syntax und Semantik von VHDL Entwurf einer Verkehrsampelsteuerung
MehrHardware Praktikum 2008
HaPra 2008 - Versuchsreihe 5 - ALU Hardware Praktikum 2008 Prof. Dr. H.-J. Wunderlich Dipl.-Inf. M. Imhof Dipl.-Inf. S. Holst Agenda Die HaPra-CPU Eine kleine Übersicht VHDL Projekt-Organisation Entwurf
Mehr3. Prozesse in VHDL 1
3. Prozesse in VHDL 1 entity VOLLADDIERER is port( A, B, CIN: in std_logic; S, COUT: out std_logic; end VOLLADDIERER; architecture VERHALTEN of VOLLADDIERER is VA: process(a, B, CIN) variable TEMP_IN:
MehrEntwurf digitaler Schaltungen Groÿe Übung 3 Simulation mit ghdl
Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20151/26 Entwurf digitaler Schaltungen Groÿe Übung 3 Simulation mit ghdl Prof. G. Kemnitz, Dr. C. Giesemann
MehrÜbung 7: VHDL Automaten
Übung 7: VHDL Automaten Aufgabe 1 Zustandsdiagramm Erkennen. (a) Analysieren Sie den unteren Code und zeichnen Sie die entsprechenden Zustands- und RTL- Diagramme. (b) Identifizieren Sie den getakteten
MehrEntwurf digitaler Systeme
Entwurf digitaler Systeme Aufgabe 1 - Dekoder für Segmentanzeige Eine Schaltung soll einen 4-Bit BCD-Code umsetzen zur Ansteuerung einer Anzeige mit 7 Segmenten, wie in der folgenden Abbildung gezeigt.
Mehr1. Beschreibung der Aufgabe
d b p q ^ i q r k d d b p q ^ i q r k d c ^ ` e e l ` e p ` e r i b m c l o w e b f j e l ` e p ` e r i b c o q b ` e k f h r k a c ^ ` e e l ` e p ` e r i b m c l o w e b f j e l ` e p ` e r i b c o q
MehrName: DT2 Klausur Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden.
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 90 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist
MehrD.5 Versuchsreihe 5: Arithmetisch-Logische Einheit
D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D D.5 Versuchsreihe 5: Arithmetisch-Logische Einheit Abgabedatum: 21.05.2010 Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor abzuzeichnen)
MehrEinführung in VHDL. 1 ARCHITECTURE Tauschen OF B e i s p i e l IS. 2 SIGNAL a, b : STD_LOGIC; 4 BEGIN. 5 PROCESS( a, b ) 6 BEGIN.
2 Einführung in VHDL Wie bereits in der Einleitung erwähnt ist VHDL eine Hardwarebeschreibungssprache, die sich im Gegensatz zu Softwaresprachen dadurch auszeichnet, dass Abarbeitungen paralell ablaufen
MehrEinführung in VHDL (2)
Einführung in VHDL Digitale Systeme haben immer größere Bedeutung erlangt. Komplexität wurde dabei immer größer, sodass die Entwicklung digitaler Systeme zu weiten Teilen nur noch mit Computerunterstützung
MehrÜbungsblatt 8 Lösungen:
Übungsblatt 8 Lösungen: Aufgabe 71: VHDL Halbaddierer Schnittstellenbeschreibung und Modellbeschreibung(Verhaltensmodell) eines Halbaddierers: ENTITY halbaddierer IS GENERIC (delay: TIME := 10 ns); PORT
Mehr16 Latches und Flipflops (Bistabile Kippstufen)
6 Latches und Flipflops (Bistabile Kippstufen) Latches und Flipflops dienen als Speicherelemente in sequentiellen Schaltungen. Latches werden durch Pegel gesteuert (Zustandssteuerung). Bei der VHDL-Synthese
MehrPraktikum DST FPGA 5.Termin Projekterstellung & Simulation
Praktikum DST (FPGA Teil) 5. Termin 29.11.2016 Praktikum DST FPGA 5.Termin Projekterstellung & Simulation Inhalt Praktikum DST FPGA 5.Termin Projekterstellung & Simulation... 1 1. Erstellung eines Projektes....
MehrName: DT2 Klausur 06.05.08. Bitte achten Sie auf eine saubere Form. Nicht leserliches kann nicht bewertet werden.
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 90 min. Name nicht vergessen! Geben Sie alle Blätter ab. Erlaubte Hilfsmittel sind Taschenrechner und Zusammenfassungen. Nicht erlaubt ist
MehrAufgaben und Lösungen
Aufgaben und Lösungen Aufgabe 2.1 Das folgende Schaltbild soll in eine VHDL-Verhaltensbeschreibung übertragen werden. Lösung 2.1 Jedes Schaltbild aus logischen Grundelementen kann in eine logische Gleichung
MehrIntegrierte Schaltungen
Integrierte Schaltungen Klassen von Chips: SSI (Small Scale Integrated) circuit: 1 bis 10 Gatter MSI (Medium Scale Integrated) circuit: 10 bis 100 Gatter LSI (Large Scale Integrated) circuit: 100 bis 100
MehrFAKULTÄT FÜR INFORMATIK
FAKULTÄT FÜ INFOMATIK TECHNICHE UNIVEITÄT MÜNCHEN Lehrstuhl für echnertechnik und echnerorganisation Prof. Dr. Arndt Bode Einführung in die echnerarchitektur Wintersemester 2015/2016 Zentralübung 10 08.01.2016
MehrVHDL-Synthese digitaler Systeme Lösungen zu den Übungsaufgaben
VHDL-Synthese digitaler Systeme Lösungen zu den Übungsaufgaben Aufgabe 1 -- Aufgabe 1 -- 8 zu 1 Decoder entity DECODER1X8 is port( S: in bit_vector(2 downto 0); Y: out bit_vector(7 downto 0)); end DECODER1X8;
MehrFAKULTÄT FÜR INFORMATIK
FAKULTÄT FÜR INFORMATIK TECHNISCHE UNIVERSITÄT MÜNCHEN Lehrstuhl für Rechnertechnik und Rechnerorganisation Prof. Dr. Arndt Bode Einführung in die Rechnerarchitektur Wintersemester 2016/2017 Lösungsvorschlag
MehrEntwurf digitaler Systeme mit VHDL-1076
Entwurf digitaler Systeme mit VHDL1076 Vorlesung aus dem Grundstudium für Studierende der Fachrichtung Informatik Diplom Zielsetzung Wie werden digitale Schaltungen entworfen? Erlernen einer Hardwarebeschreibungssprache
Mehr5.2 Endliche Automaten
5.2 Endliche Automaten 129 5.1.6 Kippstufen Flip-Flops werden auch als bistabile Kippstufen bezeichnet. Bistabil meint, dass beide Kippwerte, also 0 und 1 stabil sind. Diese Bezeichnung legt nahe, dass
MehrSynchrone Zähler. Synchroner Dualzähler
Synchrone Zähler alle Zählstufen haben bezüglich des Zähltaktes etwa die gleiche Verzögerungszeit. Dadurch Vorteile gegenüber asynchronen Zählern. Entwurf von Synchronzählern aufwendiger. auf den Eingang
MehrDefinitionen zum Verschnitt
Definitionen zum Verschnitt Die absoluten Größen haben eine Einheit. Beim Bilden der Verhältnisgrößen wird die Einheit gekürzt. Man kann bei den Verhältnisgrößen die Größe durch die Anzahl vorgegebener
MehrArray-Zuweisungen. Array-Zuweisungen können über die Position, den Namen oder gemischt erfolgen.
Array-Zuweisungen Array-Zuweisungen können über die Position, den Namen oder gemischt erfolgen. Ausschnitte (slices) werden über die Indizes gebildet. Mehrdimensionale Arrays Mehrdimensionale Arrays werden
MehrPraktikum Rechnerarchitektur. Seite 1 Prof. Dr.-Ing. Ulrich Schmidt 2011 Praktikum Rechnerarchitektur
Praktikum Rechnerarchitektur Seite Prof. Dr.-Ing. Ulrich Schmidt 2 Praktikum Rechnerarchitektur Praktikum Rechnerarchitektur Inhalt Literatur Field Programmable Gate Array (FPGA) DE Development and Evaluation
MehrVHDL Verhaltensmodellierung
VHDL Verhaltensmodellierung Dr.-Ing. Volkmar Sieh Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2013 VHDL Verhaltensmodellierung 1/18 2013-01-11 Inhalt
Mehr2. Praktische Übung zur Vorlesung Grundlagen der Technischen Informatik. Entwurf eines digitalen Weckers
Friedrich-Alexander-Universität Erlangen-Nürnberg Informatik 12 Am Weichselgarten 3 91058 Erlangen 2. Praktische Übung zur Vorlesung Grundlagen der Technischen Informatik Entwurf eines digitalen Weckers
MehrOutline Schieberegister Multiplexer Barrel-Shifter Zähler Addierer. Rechenschaltungen 1. Marc Reichenbach
Rechenschaltungen 1 Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 32 Gliederung Schieberegister Multiplexer Barrel-Shifter Zähler Addierer 2 / 32 Schieberegister
MehrEntwurf und Simulation einfacher Logikelemente
Entwurf und Simulation einfacher Logikelemente Philipp Fischer 10. Dezember 2002 1 Inhaltsverzeichnis I Theoretische Grundlagen 3 Einleitung 3 Entwurf einer Schaltung 3 Entitys und Architectures.........................
Mehr1 Grundlagen von VHDL
TI 2 - Zusammenfassung 1 1 Grundlagen von VHDL entity Die entity deklariert die externe Schnittstelle. Es werden die elektrischen Signale (PORTS) und die zahlenmäßigen (GENERICS) Signale beschrieben. Jeder
MehrEine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware.
Tutorial Xilinx ISE13 Lothar Miller 12/2011 Seite 1 Eine blinkende LED mit Xilinx ISE 13: das Hello World! der Hardware. Das hier ist eine Schritt-für-Schritt Anleitung, in der gezeigt wird, wie mit Xilinx
MehrTechnische Grundlagen der Informatik Kapitel 5. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt
Technische Grundlagen der Informatik Kapitel 5 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 5: Themen Speicherarchitekturen RAM-, ROM-Speicher Flash-Speicher Logikimplementierung
MehrSimulation von in VHDL beschriebenen Systemen
Simulation von in VHDL beschriebenen Systemen Prof. Dr. Paul Molitor Institut für Informatik Martin-Luther-Universität Halle Aufbau der Lehrveranstaltung Literaturangaben Allgemeines zum Entwurf digitaler
MehrTechnische Grundlagen der Informatik Kapitel 3. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt
Technische Grundlagen der Informatik Kapitel 3 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 3: Themen Hardware-Beschreibungssprachen Syntax von VHDL Simulation Synthese Testrahmen
MehrHardwarepraktikum WS 1997/98. Versuch 4. Sequentielle Systeme I
Hardwarepraktikum W 997/98 hemnitz, 8.03.09 Hardwarepraktikum W 997/98 Versuch 4 equentielle ysteme I Jan Horbach, 758 hris Hübsch, 7543 Lars Jordan, 7560 eite Hardwarepraktikum W 997/98 hemnitz, 8.03.09
MehrEntwurf und Verifikation digitaler Systeme mit VHDL
Entwurf und Verifikation digitaler Systeme mit VHDL Wolfgang Günther Infineon AG CL DAT DF LD V guenther@informatik.uni freiburg.de, wolfgang.guenther@infineon.com Dr. Wolfgang Günther Einleitung 2 Inhalt
MehrKlausur zur Vorlesung
Prof. Dr. Franz J. Rammig Paderborn, 2..2001 C. Böke Klausur zur Vorlesung "Grundlagen der technischen Informatik" und "Grundlagen der Rechnerarchitektur" Sommersemester 2001 1. Teil: GTI Der erste Teil
MehrVHDL Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010
VHDL Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2009/2010 VHDL Synthese 1/36 2009-11-02 Inhalt Begriff Arten Kombinatorische
MehrKapitel 5: Schieberegister. Anwendungen von Schieberegistern. Grundschaltung eines Schieberegisters. Kapitelverzeichnis (Buch Künzli)
Kapitelverzeichnis (Buch Künzli). Begriffe und efinitionen. Kombinatorische Logik und Schaltalgebra. Speicherbausteine (Flip-Flops). Zähler 5. Register und Schieberegister 6. Automaten. Programmierbare
MehrN. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, 01.12.2008. VHDL Formelsammlung
VHDL Formelsammlung INHALTSVERZEICHNIS: 1 DATENOBJEKTE 2 1.1 SIGNAL: 2 1.2 VARIABLE: 2 1.3 CONSTANT 2 2 DATENTYPEN 2 2.1 selbstdefinierte Aufzähltypen (Deklaration) 3 2.2 Physikalische Datentypen 3 2.3
MehrAufgaben und Lösungen
Aufgaben und Lösungen Aufgabe 5.1 Eine kontinuierliche serielle Signalfolge soll mit einer Seriell/Parallel- Wandlerstufe in Byte-parallele Daten umgeformt werden. Die Wandlerstufe besteht aus einem Schieberegister
MehrArchitecture Body Funktionale Beschreibung einer "Design Entity" - * beschreibt die Funktion auf Verhaltens-, Struktur- oder Datenfluss-Ebene
5.3.1 VHDL-Beschreibung Device A Design Entity A Entity Declaration Interface Delclaration Architecture Body Functional Definition Entity Declaration - Abstraktions eines Designs * repräsentiert ein komplettes
MehrSoC Design. Prof. Dr. Christophe Bobda Institut für Informatik Lehrstuhl für Technische Informatik
SoC Design Prof. Dr. Christophe Bobda Institut für Informatik Lehrstuhl für Technische Informatik VHDL Crashkurs Übersicht 1. Einführung 2. Sprachkonstrukte 3. Designflow Christophe Bobda 3 1. VHDL VHDL:
MehrFPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe
Praktikum Digitaltechnik FPGA: Pseudo Random Generator (PRNG) von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte: 1 1 Einleitung und Überblick 1 Einleitung und Überblick
Mehr= 7 (In Binärdarstellung: = 0111; Unterlauf) = -8 (In Binärdarstellung: = 1000; Überlauf)
Musterlösung Übung 2 Aufgabe 1: Große Zahlen Das Ergebnis ist nicht immer richtig. Die Maschine erzeugt bei Zahlen, die zu groß sind um sie darstellen zu können einen Über- bzw. einen Unterlauf. Beispiele
MehrWintersemester 2001/2002. Hardwarepraktikum. Versuch 4: Sequentielle Systeme 1. - Toralf Zemlin - Swen Steinmann - Sebastian Neubert
Hardwarepraktikum Wintersemester 2001/2002 Versuch 4: Sequentielle Systeme 1 - Toralf Zemlin - Swen Steinmann - Sebastian Neubert Aufgabenstellung: 2.1. Untersuchen Sie theoretisch und praktisch die Wirkungsweise
MehrVHDL Verhaltensmodellierung
VHDL Verhaltensmodellierung Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009 VHDL Verhaltensmodellierung 1/26 2008-10-20
MehrBasics. Marc Reichenbach und Michael Schmidt 05/11. Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg
Basics Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 45 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen
Mehr14 Addierer und Subtrahierer
14 Addierer und Subtrahierer 14.1 Darstellung positiver und negativer Zahlen Die Anzahl der Bitstellen muss festgelegt sein, um positive und negative Zahlen unterscheiden zu Binär m -1 = 3 Positiv Dezimal
MehrGrundlagen der Informatik 2. Grundlagen der Digitaltechnik. 5. Digitale Speicherbausteine
Grundlagen der Informatik 2 Grundlagen der Digitaltechnik 5. Digitale Speicherbausteine Prof. Dr.-Ing. Jürgen Teich Dr.-Ing. Christian Haubelt Lehrstuhl für Hardware-Software Software-Co-Design Grundlagen
Mehr10 Übungsaufgaben mit Lösungen
Übungsaufgaben mit Lösungen Zu den einzelnen Kapiteln sind zahlreiche Übungsaufgaben mit ausführlichen Musterlösungen angegeben. Der Leser soll möglichst die Aufgaben selbständig lösen und anschließend
MehrVersuch D3: Busse, Speicher und Ampelsteuerung mit Speicher
Versuch D3: Busse, Speicher und Ampelsteuerung mit Speicher Version D3_16 vom 25.05.2016 Ziel dieses Versuches: Entwicklung einer Ablaufsteuerung mit einem 32 * 4 bit Speicherbaustein, um eine flexible
MehrVHDL Einleitung. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010
VHDL Einleitung Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2010 VHDL Einleitung 1/17 2010-04-14 Inhalt Entwurfsebenen und -sichten
MehrDigitale Systeme und Schaltungen
Zusammenfassung meines Vortrages vom 26. Jänner 2017 Digitale Systeme und Schaltungen Andreas Grimmer Pro Scientia Linz Johannes Kepler Universität Linz, Austria andreas.grimmer@jku.at In dieser Zusammenfassung
MehrÜbersicht. Prof. Dr. B. Lang, HS Osnabrück Konstruktion digitaler Komponenten, 3. Hierarchischer und generischer VHDL-Entwurf - 1 -
Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer VHDL-Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele
MehrHardwarepraktikum WS05/06
Hardwarepraktikum WS5/6 Sven Eckelmann 2..26 Inhaltsverzeichnis Versuch Komb. NANDNANDRealisierung.......................2 NORNORRealisierung.........................3 Schaltung................................
MehrSpeicherung digitaler Signale
Speicherung digitaler Signale von Fabian K. Grundlagen Flipflops Bisher: Schaltungen ohne Speichermöglichkeit Jetzt: Speichermöglichkeit durch Flipflops Flipflops Grundlagen Flipflops Was sind Flipflops?
MehrTutorübung zur Vorlesung Grundlagen Rechnernetze und Verteilte Systeme Übungsblatt 10 (24. Juni 28. Juni 2013)
Technische Universität München Lehrstuhl Informatik VIII Prof. Dr.-Ing. Georg Carle Dipl.-Ing. Stephan Günther, M.Sc. Nadine Herold, M.Sc. Dipl.-Inf. Stephan Posselt Tutorübung zur Vorlesung Grundlagen
MehrSemestralklausur Einführung in Computer Microsystems
Semestralklausur Einführung in Computer Microsystems 07. Juli 2008 Dr.-Ing. Wolfgang Heenes Name (Nachname, Vorname) Matrikelnummer Unterschrift Prüfung Bitte ankreuzen Anzahl abgegebene Zusatzblätter:
MehrFüllstandsregelung. Technische Informatik - Digitaltechnik II
Füllstandsregelung Kursleiter : W. Zimmer 1/18 Zwei Feuchtigkeitsfühler (trocken F=0; feucht F=1) sollen zusammen mit einer geeigneten Elektronik dafür sorgen, dass das Wasser im Vorratsbehälter niemals
MehrVersuch 3: Sequenzielle Logik
Versuch 3: Sequenzielle Logik Versuchsvorbereitung 1. (2 Punkte) Unterschied zwischen Flipflop und Latch: Ein Latch ist transparent für einen bestimmten Zustand des Taktsignals: Jeder Datensignalwechsel
MehrBericht. Digitallabor. Hochschule Karlsruhe N1. Aufgabe 5.6 Stoppuhr. Teilnehmer: Natalia Springer, Tong Cha. Datum:
Bericht Digitallabor Hochschule Karlsruhe N1 Aufgabe 5.6 Stoppuhr Teilnehmer: Natalia Springer, Tong Cha Datum: 09.01.08 5.6.1 4 Dekadenzähler Aufgabe: Es soll ein 4 Dekaden- Zähler entworfen werden, dessen
MehrVHDL Simulation. in ORCAD
VHDL Simulation in ORCAD V1.0 Graz, Jänner 2002 Inhaltsverzeichnis 1 Einleitung 1 1.1 Simulation und Verifikation 2 1.2 Entwurfsqualität 2 1.3 Begriffe in der Elektronik und ihre Äquivalenz zu VHDL 3 1.4
MehrGrundlagen der Technischen Informatik / Digitaltechnik (GTI/DT)
Klausur zur Vorlesung Grundlagen der Technischen Informatik / Digitaltechnik (GTI/DT) Prof. Marco Platzner Fachgebiet Technische Informatik Universität Paderborn 03.04.2009 Die Bearbeitungsdauer beträgt
MehrAutomaten. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011
Automaten Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 Automaten 1/28 2012-02-29 Flip-Flops Frage: wie kann man Werte speichern?
MehrLösungsvorschlag 2. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Aufgabe 2.1: Zähler Lösungsvorschlag 2. Übung Technische Grundlagen der Informatik II Sommersemester 2009 a) Beschreiben Sie einen 4-Bit-Zähler in Verilog
Mehr5. Synthese eines Mikroprozessors
5. Synthese eines Mikroprozessors 1 Aufgabenstellung 16-Bit CPU 12 Bit Adressbus 4 Bit Opcode Akkumulator-Architektur Mathematische Operationen auf vorzeichenlosen Zahlen RAM als Verhaltenmodell in der
MehrDaniel Betz Wintersemester 2011/12
Daniel Betz Wintersemester 2011/12 Digitally signed by daniel.betz@daniel-betz.com Date: 2011.12.04 17:24:40 +01'00' Insgesamt 16 Register von je 16 Bit (=WORD) Breite Untere 8 Register auch als 2 Register
Mehr3 Arithmetische Schaltungen
. Schaltungselemente Arithmetische Schaltungen. Schaltungselemente Logikgatter Treiber; gibt am Ausgang denselben Logikpegel aus, der auch am Eingang anliegt Inverter; gibt am Ausgang den Logikpegel des
MehrOutline Automaten FSM Synthesis FSM in VHDL FSM auf FPGA. State Machines. Marc Reichenbach und Michael Schmidt
State Machines Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 34 Gliederung Endliche Automaten Automaten Synthese FSM Beschreibung in VHDL
MehrDie Mikroprogrammebene eines Rechners
Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl holen Befehl dekodieren Operanden holen etc.
MehrWie in der Skizze zu sehen ist, bleibt die Periodendauer / Frequenz konstant und nur die Pulsweite ändert sich.
Kapitel 2 Pulsweitenmodulation Die sogenannte Pulsweitenmodulation (kurz PWM) ist ein Rechtecksignal mit konstanter Periodendauer, das zwischen zwei verschiedenen Spannungspegeln oszilliert. Prinzipiell
MehrName: ES2 Klausur Thema: ARM 25.6.07. Name: Punkte: Note:
Name: Punkte: Note: Hinweise für das Lösen der Aufgaben: Zeit: 95 min. Name nicht vergessen! Geben Sie alle Blätter ab. Die Reihenfolge der Aufgaben ist unabhängig vom Schwierigkeitsgrad. Erlaubte Hilfsmittel
MehrGAL 16V8. 4. Laboreinheit - Hardwarepraktikum SS 2002 VCC / +5V. Eingang / Clock. 8 konfigurierbare Ausgangszellen. 8 Eingänge GND / 0V.
1. Versuch Programmierbare Logik 4. Laboreinheit - Hardwarepraktikum SS 2002 Am Beispiel des GAL16V8 und eines GAL Development Systems werden die Möglichkeiten und Einsatzgebiete von programmierbare Logikbausteine
MehrElektrische Logigsystem mit Rückführung
Mathias Arbeiter 23. Juni 2006 Betreuer: Herr Bojarski Elektrische Logigsystem mit Rückführung Von Triggern, Registern und Zählern Inhaltsverzeichnis 1 Trigger 3 1.1 RS-Trigger ohne Takt......................................
MehrProzessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel
Prozessorarchitektur Kapitel - Wiederholung M. Schölzel Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle
MehrÜbersicht. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 1 -
Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele
MehrSchaltwerke Schaltwerk
Schaltwerke Bisher habe wir uns nur mit Schaltnetzen befasst, also Schaltungen aus Gattern, die die Ausgaben als eine Funktion der Eingaben unmittelbar (durch Schaltvorgänge) berechnen. Diese Schaltnetze
Mehr1. Übung zu "Numerik partieller Differentialgleichungen"
1. Übung zu "Numerik partieller Differentialgleichungen" Simon Gawlok, Eva Treiber Engineering Mathematics and Computing Lab 22. Oktober 2014 1 / 15 1 Organisatorisches 2 3 4 2 / 15 Organisatorisches Ort:
MehrDokumentation SPS-CLOCK. Atomzeit an digitale E/A der SPS. SPS-CLOCK 1996 by PI & TBO
Dokumentation SPS-CLOCK Atomzeit an digitale E/A der SPS 1. Das Modul Technische Daten Versorgungsspannung 24V DC Leistungsaufnahme 3W Status-LED's 4 1.1 Status LED's SPS-CLOCK Atomzeit an digitale E/A
MehrSchaltungen Jörg Roth 197
Schaltungen Jörg Roth 197 2.2.2 Flipflops Flipsflops sind einfache rückgekoppelte Schaltungen, die jeweils ein einzelnes Bit speichern können. Es gibt verschiedene Typen, die sich im "Komfort" der Ansteuerung
MehrÜbungsaufgaben mit Lösungen zur 6. Auflage
Übungsaufgaben mit Lösungen Übungsaufgaben mit Lösungen zur 6. uflage Zu den einzelnen Kapiteln sind Übungsaufgaben angegeben. Einige enthalten die Lösung in Kurzform. Sie finden die ausführlichen Musterlösungen
MehrTECHNISCHE HOCHSCHULE NÜRNBERG GEORG SIMON OHM Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl
MehrEinstellige binäre Addierschaltung (Addierer)
VHDL Addierer 1 Einstellige binäre Addierschaltung (Addierer) Schnittstelle: Ports mit Modus IN bzw. OUT Signale Funktionsnetz: Ports, Funktionsblöcke, Verbindungen Signale für Ports und Verbindungen VHDL
MehrEine elektronische Schaltung von der Idee bis zum Einbau am Experiment
Eine elektronische Schaltung von der Idee bis zum Einbau am Experiment H. Leich: Einführung Schaltungsentwicklung Layout-Bearbeitung W. Philipp Technologische Umsetzung 6/14/2005 Technical seminar June
MehrKap 4. 4 Die Mikroprogrammebene eines Rechners
4 Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten (Befehl holen, Befehl dekodieren, Operanden holen etc.).
Mehra. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF
ITS Teil 2: Rechnerarchitektur 1. Grundschaltungen der Digitaltechnik a. Flipflop (taktflankengesteuert) Wdh. Signalverläufe beim D-FF b. Zähler (Bsp. 4-Bit Zähler) - Eingang count wird zum Aktivieren
MehrKonfiguratorsoftware. für. M-Bus Impulssammler
Konfiguratorsoftware für M-Bus Impulssammler Typ : M-Count 2C Seite 2 Inhaltsverzeichnis 1. Installation des M-Bus Konfigurators...3 2. Starten des M-Bus Konfigurators...3 3. Basiskonfiguration...5 4.
MehrWozu Verifikation? Der Entwurf eines 1 million gate ASIC benötigt ca. 2000 Mann Tage Quality Assurance benötigt 50% der Zeit/des Geldes
Verifikation Dr. Wolfgang Günther Verifikation 2 Wozu Verifikation? Produktivität im ASIC Entwurf Der Entwurf eines 1 million gate ASIC benötigt ca. 2000 Mann Tage Quality Assurance benötigt 50% der Zeit/des
MehrLED CUBE 4x4x4. von Josua Benz und Patrick Koss. im Fach Computer Technik. betreut von Herr Mezger
LED CUBE 4x4x4 von Josua Benz und Patrick Koss im Fach Computer Technik betreut von Herr Mezger LED Cube Aufgrund zahlreicher faszinierender Videos von LED Cubes haben wir uns dazu entschlossen, selbst
MehrElektrische Logiksysteme mit Rückführung
Elektrische Logiksysteme mit Rückführung Christoph Mahnke 22.06.2006 1 Trigger 1.1 RS-Trigger Ein RS-Trigger oder Flip-Flop ist ein elektronisches Bauelement, welches 2 stabile Zustände einnehmen und diese
Mehr