Aufgaben und Lösungen

Transkript

1 Aufgaben und Lösungen Aufgabe 5.1 Eine kontinuierliche serielle Signalfolge soll mit einer Seriell/Parallel- Wandlerstufe in Byte-parallele Daten umgeformt werden. Die Wandlerstufe besteht aus einem Schieberegister und einem Ausgangsregister. Die Gültigkeit der Eingangssignale wird mit einem Signal ENAB maskiert. Die meistsignifikanten Bitstellen treten zuerst auf. Entwickeln Sie aus den Zeitbedingungen der Aufgabe eine Lösung. Bestätigen Sie die Funktion durch die Simulation der VHDL-Beschreibung. Lösung 5.1 Die Eingangssignale werden in ein Linksschieberegister seriell eingeschoben. Für die Lösung betrachten wir die Zeitbedingungen. Nach der Freigabe der Eingangssignale mit dem Signal ENAB erscheinen die Signalbits, nend mit DI7, nach einer Taktverzögerung an der ersten Stufe des Schieberegisters QSR0. Wenn an dieser Stufe nach 8 Takten DI0 erscheint, werden die Daten parallel an das Ausgangsregister übergeben. Der Ladeimpuls für das Ausgangsregister wird im 8.Zähltakt des Zustandszählers QBIT[2:0] gebildet. Die Freigabe des Zustandszählers erfolgt mit dem um einen Takt verzögerten ENAB-Signals. Dafür wird ein zusätzliches Flipflop QD eingesetzt. Diese Zeitbedingungen übernehmen wir in die VHDL-Beschreibung:

2 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen zu Kap.5 entity S2P is port ( CLK,DI,ENAB : in std_logic; Y : out std_logic_vector(7 downto 0) ); end S2P; architecture S2P_A of S2P is signal QSR: std_logic_vector(7 downto 0); -- Schieberegister signal QY: std_logic_vector(7 downto 0); -- Ausgangsregister signal QBIT: std_logic_vector(2 downto 0); -- Zustandszähler signal QD: std_logic; -- D-Flipflop process (CLK) QD<=ENAB; if QD='0' then QBIT<="000"; else QBIT<=QBIT+1; if ENAB='0' then QSR<=" "; else QSR<=QSR(6 downto 0) & DI; if QBIT="111" then QY<=QSR; end process; Y<=QY; end S2P_A; Das Simulationsergebnis bestätigt die Funktion der Seriell/Parallel-Wandlung. Simulationsergebnis für Seriell/Parallel-Wandlung Die durch das Signal Enab maskierten Eingangssignale erscheinen nach 8 Takten in paralleler Form am Ausgang Y.

3 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen Aufgabe 5.2 Mit einem dreistufigen Schieberegister-Automaten sollen 7 verschiedene Zustände zyklisch durchlaufen werden. Dabei soll der Zustand 000 enthalten sein. Das Schieberegister soll Rückführungen nur auf den seriellen Dateneingang D0 besitzen. Schieberegister-Automat a) Geben Sie alle dafür möglichen Schaltungen an. b) In den Lösungen der Aufgabe a) kann der zufällig auftretende Zustand 111 zur Blockierung der Schaltung führen. Wie müssen die Schaltungen verändert werden, damit bei gleicher Zustandsfolge auch bei einem zufälligen Anfangszustand 111 keine Blockierung auftreten kann? c) Bestätigen Sie die Funktion aller Lösungen durch Simulation der VHDL- Beschreibungen. Lösung 5.2 a) Die Zustandsfolgetabelle ist durch die Schiebebedingung eingeschränkt. Ausgehend vom Zustand 000 muss für einen verschiedenen Folgezustand eine 1 nachgeschoben werden. Daraus ergeben sich bereits einzelne Bitstellen der Zustandsfolgetabelle. Nach sieben Zuständen soll der Anfangszustand "000" wieder erreicht werden. Damit sind weitere Bitstellen der Zustandsfolgetabelle und damit der Beschaltung des D0-Eingangs festgelegt.

4 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen zu Kap.5 Es bleiben zwei unbekannte Vorgaben für den D0-Eingang. Für diese Vorgaben werden die vier möglichen Varianten untersucht. Nach dem folgenden Bild bleiben nur zwei Zustandsfolgetabellen, die die Bedingung von 7 verschiedenen Zuständen erfüllen. Auswahl der Zustandsfolgetabellen Für diese Zustandsfolgetabellen werden die Ansteuerschaltungen über die KV- Diagramme bestimmt. KV-Diagramme mit don't care-bedingung Daraus ergeben sich die folgende Gleichungen und Schaltungen: D 0 = Q 1 Q 2 Q 1Q2 = Q 1+ Q2 und D 0 = Q 0 Q 2 Q 0Q2 = Q 0 + Q2 Schaltungen mit 7 Zuständen

5 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen Die erste Lösung entspricht der Angabe im Schaltungskatalog für LFSR-Zähler in Abschnitt 5.4. Zusätzlich existiert eine zweite Lösung. b) Nichtblockierende Schaltungen erhält man, wenn blockierende Zustände in nichtblockierende Zustände überführt werden. Im vorliegenden Fall muss der Zustand "111" in den Zustand "110" übergehen. Unter dieser Bedingung entfällt die don't care-bedingung und die KV-Diagramme berücksichtigen die Bildung des Signals D0='0' für den Zustand "111": KV-Diagramme ohne don't care-bedingung Damit ergeben sich die folgenden Ansteuersignale für den D0-Eingang: D 0 = Q1 Q 2 Q0 Q 1Q2 und D 0 = Q0 Q 2 Q0 Q1 Q 2 Daraus ergeben sich die folgenden Schaltungen: Nichtblockierende Schaltungen mit 7 Zuständen c) Die VHDL-Beschreibung wird in Form von vier Fällen A,B,C und D in einem gemeinsamen VHDL-Modul zusammengefasst. Die Fälle A und B betreffen lie

6 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen zu Kap.5 Lösungen der Aufgabe 5.2.a und die Fälle C und D die nichtblockierenden Lösungen nach Aufgabe 5.2.b. entity SRA3 is port ( CLK : in std_logic; YQA,YQB,YQC,YQD : out std_logic_vector(2 downto 0) ); end SRA3; architecture SRA3_A of SRA3 is signal QA,QB,QC,QD: std_logic_vector(2 downto 0):="000"; -- signal QA,QB,QC,QD: std_logic_vector(2 downto 0):="111"; FallA: process (CLK) QA<=QA(1 downto 0) & (QA(1) xnor QA(2)); end process FallA; FallB: process (CLK) QB<=QB(1 downto 0) & (QB(0) xnor QB(2)); end process FallB; FallC: process (CLK) QC<=QC(1 downto 0) & ((not QC(1) and not QC(2)) or (not QC(0) and QC(1) and QC(2))); end process FallC; FallD: process (CLK) QD<=QD(1 downto 0) & ((not QD(0) and not QD(2)) or (QD(0) and not QD(1) and QD(2))); end process FallD; YQA<=QA; YQB<=QB; YQC<=QC; YQD<=QD; end SRA3_A;

7 Jorke: Rechnergestützter Entwurf digitaler Schaltungen, Aufgaben und Lösungen Die Simulation mit einer TESTBENCH WAVEFORM bestätigt die vorgegebenen Zustandsfolgen. Die Binärdarstellung zeigt die für Schieberegisterschaltungen typischen Impulsformen. Simulationsergebnis mit Zustandsfolgen bei Anfangswert 000 Die Blockierung wird mit der Vorgabe des Anfangswertes 111 für die Schieberegisterstufen in der VHDL-Beschreibung untersucht. Das folgende Simulationsergebnis zeigt die Blockierung in den ersten beiden Lösungen A und B. In den Fällen C und D erfolgt ein Übergang vom Zustand 111 in den Zustand 110 : Simulationsergebnis mit Blockierung bei Anfangswert 111