Experimente mit dem XILINX-Spartan3E-StarterKIT

Transkript

1 G. Jorke: Experimente mit dem XILINX-Spartan3E-StarterKIT Projekt : Rastergenerator für VGA-Monitor Das Projekt soll schrittweise von Studenten anhand der gezeigten Beispiellösungen mit Abwandlungen selbst entwickelt werden. Deshalb wird auf eine Download-Möglichkeit der Gesamtlösung verzichtet. Die angegebenen Lösungen und Daten sind möglicherweise mit Urheberrechten Dritter belegt. Die Nutzungsrechte dieser Lösungen sind vom Anwender zu prüfen. Die LCD-Anzeige des KITs ist für die Anzeige von zwei Textzeilen mit je 16 Zeichen geeignet. Mit einem sehr geringen Anteil der FPGA-Ressourcen kann ein VGA-Controller für die Ausgabe alphanumerischer und grafischer Informationen auf einen Bildschirm installiert werden. VGA-Monitore sind fast überall verfügbar. Die Steuereinheit mit der Darstellung eines Bildrasters ist eine Zwischenstufe bei der Entwicklung eines VGA-Controllers. Das SPARTAN3E-KIT enthält eine sparsam ausgerüstete VGA-Schnittstelle mit 8 Farben. Den analogen Farbsignalen ROT, GRÜN und BLAU ist jeweils nur ein digitales Ausgangssignal des FPGA zugeordnet. Für viele Anwendungen ist das ausreichend. 1. VGA-Norm Ein analoger Monitor wird durch die Form der Synchronimpulse auf unterschiedliche Auflösungen eingestellt: Standard Pixel Bildfrequenz Pixelfrequenz VGA 640 * Hz 25 MHz SVGA 800 * Hz 45 MHz.. Wir betrachten nur die VGA-Norm mit der kleinsten Auflösung mit 640*480 Pixel. In diesem Fall sind die Horizontal- und Vertikalsynchronimpulse 0 -aktiv.

2 Jorke: Rechnergestützter Entwurf digitaler Systeme Bild 1 zeigt die Zeitbedingungen der Horizontalsteuerung. Die 640 Pixeltakte zum Zeichnen der Zeile werden um 160 Takte für die Synchronlücke ergänzt. Für 800 Pixeltakte pro Zeile ergibt sich die Zeilenzeit mit 32 / us. Diese Zeilenzeit entspricht einer Zeilenfrequenz von khz. Mit 480 Zeilen für ein Bild, zuzüglich von 45 Zeilen für den Bildwechsel, erhalten wir eine Bildwechselfrequenz von 59.5 Hz. Bild 1 Timing der Horizontalsteuerung 2. Horizontalsteuerung Für die Horizontalsteuerung werden getrennte Pixelzähler für den Synchronbereich und den Bildbereich eingesetzt. Der Entwurf der Zähler soll auf hohe Arbeitsfrequenzen orientiert werden. Damit lässt sich die Lösung auf Controller mit höheren Pixelfrequenzen (zum Beispiel SVGA mit 40 MHz) übertragen. Der Zähler für den Bildbereich mit den Zählstufen QB[9:0] besteht aus den drei Teilerstufen 1/16 mit QB[3:0], 1/8 mit QB[6:4] und 1/5 mit QB[9:7]. Von den beiden Vorteilern werden die Überträge über die Flipflops QBCE3 und QBCE7 an den oberen 1/5-Teiler geführt. Ein Zähler aus Teilzählern zählt im Dualcode, wenn die vorderen Teilerstufen vollständige Dualzähler sind. Der 1/5-Teiler muss als letzte Teilerstufe eingesetzt werden. Für den Synchronbereich wird ein 1/160-Zähler QH[7:0] aus einem 1/16-Vorteiler QH[3:0] und dem 1/10-Folgeteiler QH[7:4] eingesetzt. Hierbei wird der Übertrag mit dem Flipflop QHCE4 übertragen. Die Zähler für den Bildbereich und den Synchronbereich arbeiten alternierend. Die Umschaltung der beiden Zähler erfolgt mit einem Zustands-Flipflop QHBS. Dieses Zustands-Flipflop muss im Takt 639 des Bildbereichszählers zurückgesetzt und im

3 Experimente mit dem SPARTAN3E-Starter-KIT Takt 159 des Synchronbereichszählers gesetzt werden. Die Ansteuersignale entsprechen zugleich den Rücksetzsignalen des oberen 1/5-Teiler des Bildbereichszählers und des 1/10-Folgeteilers des Synchronbereichszählers. Der Horizontalsynchronimpuls soll mit einem RS-Flipflop QHSYNC als 1 -aktives Signal gebildet werden. Dafür sind die Codewerte (Takt 15) zum Setzen und (Takt 111) geeignet. Bild 2 zeigt im linken Teil eine naheliegende Schaltungslösung zur Ansteuerung des Flipflops QHSYNC. Verknüpfungen einer großen Zahl von Eingangssignalen erfordern jedoch die Zusammenschaltung von mehreren LUT-Elementen. Dabei addieren sich die Verzögerungen im Signalweg hintereinander liegender Logik- Schaltungen. Wir nutzen das Beispiel zur Demonstration verzögerungsarmer Schaltungstechniken. Die mit den LUT-Elementen verfügbaren D-Flipflops können für die Synchronisation von Zwischensignalen auf die Taktflanke genutzt werden. Zusätzlich entstehen störfestere ( robuste ) Schaltungen, wenn die Ansteuersignale über einen Takt hinaus verlängert werden. Für eine störfeste Schaltung wird je ein Doppelimpuls in den Takten (14,15) und (110,111) gebildet. Diese sind vom Signal QH(0) unabhängig. Bild 2 zeigt im rechten Teil die schrittweise Zusammenfassung der Eingangssignale. Dabei wird von dem Sonderfall Gebrauch gemacht, dass die unteren Bitstellen QH[4:0] in beiden Ansteuersignalen mit der gleichen Kombination auftreten. In diesem Fall reicht ein D-Flipflop für die Zusammenfassung der unteren Bitstellen. Bild 2 Ansteuerung des Flipflops für die Bildung des Horizontalsynchronimpulses Das VHDL-Modul VGAHCTRL bildet mit der Vorgabe der 25 MHz Pixelfrequenz CLKPIX die Bildbereichs-Pixeladresse YQB[9:0], den Horizontalsynchronimpuls HSYNC und das Zustandssignal HBS für die Markierung des Bildbereiches. In der process-anweisung count werden die beiden Zähler zusammengefasst.

4 Jorke: Rechnergestützter Entwurf digitaler Systeme entity VGAHCTRL is port ( CLKPIX: in std_logic; YQB: out std_logic_vector(9 downto 0); HSYNC,HBS: out std_logic ); end VGAHCTRL; architecture VGAHCTRL_A of VGAHCTRL is signal QB: std_logic_vector(9 downto 0):=" "; signal QHBS,QHSYNC,QBCE4,QBCE7: std_logic:='0'; signal QH: std_logic_vector (7 downto 0):=" "; signal QHCE4: std_logic; signal QH15low: std_logic; count: process (CLKPIX) variable SH15D,SH111D: std_logic; if rising_edge(clkpix) then if QHBS='1' then QB(3 downto 0)<=QB(3 downto 0)+1; QBCE4<=QB(3) and QB(2) and QB(1) and not QB(0); if QBCE4='1' then QB(6 downto 4)<=QB(6 downto 4)+1; QBCE7<=QB(6) and QB(5) and not QB(4); if QBCE7='1' then if QB(9 downto 7)="100" then QB(9 downto 7)<="000"; QHBS<='0'; QB(9 downto 7)<=QB(9 downto 7)+1; QH(3 downto 0)<=QH(3 downto 0)+1; QHCE4<=QH(3) and QH(2) and QH(1) and not QH(0); if QHCE4='1' then if QH(7 downto 4)="1001" then QH(7 downto 4)<="0000"; QHBS<='1'; QH(7 downto 4)<=QH(7 downto 4)+1; -- Horizontalsynchronsignal QH15low<=not QH(4) and QH(3) and QH(2) and QH(1); SH15D:=QH15low and not QH(7) and not QH(6) and not QH(5); SH111D:=QH15low and not QH(7) and QH(6) and QH(5); if SH15D='1' then QHSYNC<='1'; if SH111D='1' then QHSYNC<='0'; end process COUNT;

5 Experimente mit dem SPARTAN3E-Starter-KIT YQB<=QB; HSYNC<=QHSYNC; HBS<=QBS; end VGAHCTRL_A; Bild 3 zeigt das Simulationsergebnis bei der Vorgabe eines Pixeltaktes CLKPIX von 25 MHz. Der Horizontalsynchronimpuls wird als 1 -aktives Signal mit der Periodendauer von 32 / us gebildet. Bild 3 Simulation der Horizontalsteuerung Der Bildbereichszähler YQB[9:0] durchläuft den Wertebereich x 000 bis x 27F und bleibt danach in der Synchronlücke auf dem Wert x 000 stehen. 3. VGA-Vertikalsteuerung Die VGA-Norm berücksichtigt für den Bildrücklauf eine Zeit von 45 Zeilen. In dieser Bildsynchronlücke ist der Bildsynchronimpuls mit einer Länge von zwei Zeilen nach Bild 4 eingefügt. Bild 4 Timing der Vertikalsteuerung Mit der Zeilenfrequenz von khz wird der 1/480 Zeilenzähler QR[8:0] und ein dazu alternierend arbeitender 1/45-Zähler QW[5:0] für die Bildlücke getaktet.

6 Jorke: Rechnergestützter Entwurf digitaler Systeme Der 1/480-Zähler besteht aus dem 1/32-Vorteiler und einem 1/15-Teiler. Der 1/45- Zähler arbeitet als 6-stufiger Dualzähler mit interner Rücksetzung. Ein dualer Vorteiler kann in diesem Fall nicht abgetrennt werden. Im Bildsynchronbereich wird der Vertikalsynchronimpuls mit dem Flipflop QVSYNC gebildet. Die Ansteuersignale zum Setzen und Rücksetzen sind den Takten 11 und 13 innerhalb des Bildsynchronbereiches zugeordnet. Das VHDL-Modul VGACTRL nutzt das Modul VGAHCTRL als interne Komponente. Als Ausgangssignale stehen die Pixeladressen YQB[9:0] und die Zeilenadressen YQR[8:0] innerhalb des Bildbereiches zur Verfügung. Zusätzlich werden Horizontal- und Vertikalsynchronimpuls und die Markierung der Zeit für das Zeichnen des Bildbereichs READMOD ausgegeben. Die Bildwechselfrequenz CLKV wird vom Horizontalsynchronimpuls HSYNC übernommen. entity VGACTRL is port ( CLKPIX: in std_logic; YQB: out std_logic_vector(9 downto 0); YQR: out std_logic_vector(8 downto 0); HSYNC,VSYNC: out std_logic; READMOD: out std_logic ); end VGACTRL; architecture VGACTRL_A of VGACTRL is component VGAHCTRL port ( CLKPIX: in std_logic; YQB: out std_logic_vector(9 downto 0); HSYNC,HBS: out std_logic ); end component VGAHCTRL; signal QR: std_logic_vector(8 downto 0); -- Bildber.-Zähler. signal QW: std_logic_vector(5 downto 0); -- Synchber.-Z. signal QVBS,QVSYNC,QRCE4: std_logic; -- Flipflops signal CLKV,wHSYNC,HBS: std_logic; HZctrl: VGAHCTRL port map (CLKPIX,YQB,wHSYNC,HBS); CLKV<=wHSYNC; cnt: process (CLKV) variable wsw11,wsw13: std_logic; if rising_edge(clkv) then if QVBS='1' then -- Zeilenzähler 1/480 QR(4 downto 0)<=QR(4 downto 0)+1; -- Vorteiler 1/32 QRCE4<=QR(4) and QR(3) and QR(2) and QR(1) and not QR(0); -- Uebertrag Vorteiler if QRCE4='1' then -- Zaehler 1/15 if QR(8 downto 5) ="1110" then QR(8 downto 5)<="0000"; -- synchr. Ruecks. QVBS<='0'; -- Zustands-Flipflop QR(8 downto 5)<=QR(8 downto 5)+1;

7 Experimente mit dem SPARTAN3E-Starter-KIT if QW ="101100" then -- Zeilenzaehler 1/45 QW<="000000"; -- synchrones Ruecksetzen QVBS<='1'; -- Zustands-Flipflop QW<=QW+1; wsw11:=not QW(5) and not QW(4) and QW(3) and not QW(2) and QW(1) and QW(0); wsw13:=not QW(5) and not QW(4) and QW(3) and QW(2) and not QW(1) and QW(0); if wsw11 ='1' then QVSYNC<='1'; if wsw13 ='1' then QVSYNC<='0'; end process cnt; READMOD<=QVBS and HBS; VSYNC<=QVSYNC; YQR<=QR; HSYNC<=wHSYNC; end VGACTRL_A; Für die Simulation beschreibt eine VHDL-Testbench den Pixeltakt CLKPIX mit einer Periodendauer von 40 ns und den Takt der Vertikalablenkung CLKV mit 32 /us. Bild 5 Simulationsausschnitt für den Bildwechsel Das Simulationsergebnis in Bild 5 zeigt das Ende des Bildbereiches mit dem hexadezimalen Zählwert x 1DF (=479) für den Zähler YQR[8:0]. Das Zeichnen eines Bildes mit dem vorangehenden Bildsynchronbereich erfordert 16,6 / us. Daran schließt sich die nächste Bildsynchronlücke mit dem 1 -aktiven Bildsynchronimpuls VSYNC an. Das Signal READMOD kennzeichnet die für die Ausgabe der Bildinformation benötigten Zeitabschnitte. In dieser Zeit werden die Daten aus einem Videospeicher ausgelesen.

8 Jorke: Rechnergestützter Entwurf digitaler Systeme In Bild 6 werden die Zeitbereiche der VGA-Steuerung mit den beiden Betriebsformen grafisch dargestellt. Der Synchron-Zeitbereich kann später für das Einschreiben der Daten in den Videospeicher genutzt werden. Bild 6 Zeitbereich für das Lesen der Bildinformation 4. Testschaltung Die Steuerschaltung kann mit einer Testschaltung überprüft werden. Dabei werden Bildmuster aus den Horizontal- und Vertikal-Pixeladressen gebildet. Die Funktion entspricht der Anschaltung eines ROM-Speichers mit einer fest eingetragenen Bildinformation. Die Synchronisationssignale werden über Inverterstufen an den VGA-Monitor geführt. Die Ausgangstreiber und Takttreiber können in der Strukturbeschreibung berücksichtigt werden. Im folgenden Beispiel wird die Fähigkeit des Systems ISE genutzt, das diese Treiber für die Pinanschlüsse bei der Implementierung automatisch ergänzt. entity VGAAPP1 is port ( CLK50MP : in std_logic; HSYNCnP,VSYNCnP : out std_logic; COLORP : out std_logic_vector(2 downto 0)); end VGAAPP1; architecture VGAAPP1_A of VGAAPP1 is component VGACTRL. signal wyqb: std_logic_vector(9 downto 0); signal wyqr: std_logic_vector(8 downto 0); signal CLK25M,wHSYNC,wVSYNC,wREADMOD: std_logic;

9 Experimente mit dem SPARTAN3E-Starter-KIT signal QCLK25M: std_logic:='0'; div2: process(clk50mp) if rising_edge(clk50mp) then QCLK25M<=not QCLK25M; end process div2; TmgVGA: VGACTRL port map (QCLK25M,wYQB,wYQR, whsync,wvsync,wreadmod); HSYNCnP<=not whsync; VSYNCnP<=not wvsync; COLORP(0)<=(wYQB(7) and wyqr(7)) and wreadmod; COLORP(1)<=(wYQB(6) and wyqr(6)) and wreadmod; COLORP(2)<=(wYQB(5) and wyqr(5)) and wreadmod; end VGAAPP1_A; Die zugehörige -.ucf-datei legt die Verbindung zum VGA-Anschluss des KITs fest: #PACE: Start of Constraints generated by PACE #PACE: Start of PACE I/O Pin Assignments NET "CLK50MP" LOC="C9" IOSTANDARD = LVCMOS33 ; NET "COLORP<0>" LOC="H14" IOSTANDARD=LVTTL DRIVE=8 SLEW=FAST; NET "COLORP<1>" LOC="H15" IOSTANDARD=LVTTL DRIVE=8 SLEW=FAST; NET "COLORP<2>" LOC="G15" IOSTANDARD=LVTTL DRIVE=8 SLEW=FAST; NET "HSYNCnP" LOC="F15" IOSTANDARD=LVTTL DRIVE=8 SLEW=FAST; NET "VSYNCnP" LOC="F14" IOSTANDARD=LVTTL DRIVE=8 SLEW=FAST; #PACE: Start of PACE Area Constraints #PACE: Start of PACE Prohibit Constraints #PACE: End of Constraints generated by PACE Nach dem Download der Bitstreamdatei zeigt der an das KIT angeschlossene VGA-Monitor ein Rastermuster aus Quadraten mit einer Kantenlänge von 32 Pixeln in den 8 Grundfarben. Anfragen an den Autor sind über das Gästebuch des Lehrbuches Rechnergestützter Entwurf digitaler Schaltungen auf dieser Website möglich.