Entwurf von digitalen Schaltungen und Systemen mit HDLsundFPGAs

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1 Entwurf von digitalen Schaltungen und Systemen mit HDLsundFPGAs Einführung mit VHDL und SystemC von Prof. Dr.-Ing. Frank Kesel und Dr. Rüben Bartholomä 2., korrigierte Auflage Oldenbourg Verlag München

2 Inhaltsverzeichnis 1 Einleitung Digitaltechnik und die mikroelektronische Revolution Abstraktionsebenen und EDA-Werkzeuge Ziele und Aufbau des Buches 17 2 Modellierung von digitalen Schaltungen mit VHDL Historische Entwicklung von VHDL Grundlegende Konzepte von VHDL Entity und Architecture Verhaltensbeschreibungen und Prozesse Strukturbeschreibungen Testbenches und die Verifikation von VHDL-Entwürfen Kompilation von VHDL-Modellen Simulation von VHDL-Modellen Modellierung von Verzögerungszeiten in VHDL Variable und Signal Objekte, Datentypen und Operatoren Deklaration und Verwendung von Objekten Überladen von Operatoren und Funktionen Gültigkeitsbereich von Objekten Übersicht über die VHDL-Datentypen und Operatoren Attribute Sequentielle Anweisungen IF- Verzweigungen CASE-Verzweigungen Schleifen Weitere sequentielle Anweisungen Nebenläufige Anweisungen Unbedingte nebenläufige Anweisungen Bedingte nebenläufige Anweisungen 84

3 XIV Inhaltsverzeichnis 2.6 Unterprogramme und Packages Auflösungsfunktionen, mehrwertige Logik und IEEE-Datentypen Auflösungsfunktionen und mehrwertige Logik Die IEEE 1164-Daientypen Weitere Konstruktionen für Strukturbeschreibungen Parametrisierung von Komponenten Iterative und bedingte Instanzierung Bindung von Komponenten Weitere VHDL-Konstruktionen Zusammenfassung zu Kapitel Übungsaufgaben Digitale integrierte Schaltungen Auswahl von Implementierungsformen für integrierte Schaltungen Grundlagen der CMOS-Schaltungstechnik Der MOS-Feldeffekttransistor Der CMOS-Inverter Statisches Verhalten des CMOS-Inverters Dynamisches Verhalten des CMOS-Inverters Leistungs- und Energieaufnahme von CMOS-Schaltungen Kombinatorische CMOS-Schaltungen Komplementäre statische CMOS-Logikgatter Pass-Transistor-Logik und Transmission-Gate-Logik Tri-State-Treiber Sequentielle CMOS-Schaltungen Das Bistabilitäts-Prinzip Taktzustandsgesteuerte Latches Taktfiankengesteuerte Flipflops Metastabilität und Synchronisation MOS-Halbleiterspeicher Übersicht und Klassifikation von Halbleiterspeichern Matrixspeicher-Architekturen SRAM-Speicherzellen EPROM-Speicherzellen EEPROM-Speicherzellen Flash-Speicherzellen Programmierungstechnologien von MOS-PLDs J Programmierung mit SRAM-Zellen 193

4 Inhaltsverzeichnis XV Programmierung mit Floating-Gate-Zellen Programmierung mit Antifuses SPLD/CPLD-Architekturen Implementierung von Schaltfunktionen mit PROMs SPLDs: PLA- und PAL-Strukturen CPLDs FPGA-Architekturen Multiplexer-Basiszellen LUT-Basiszellen Verbindungsarchitekturen I/O-Blöcke Entwicklungstrends bei FPGAs Zusammenfassung zu Kapitel Übungsaufgaben Von der Register-Transfer-Ebene zur Gatterebene Einführung in die Logiksynthese Übersetzung und Inferenz des VHDL-Codes Schaltwerkssynthese Zeitliche Randbedingungen für die Synthese Statische Timing-Analyse Das Problem des Falschen Pfades" Umgebung des Designs und Betriebsbedingungen Logikoptimierung und Technologieabbildung Mehrstufige Logikoptimierung Technologieabbildung für SRAM-FPGAs Einfluss der Optimierungsvorgaben auf das Syntheseergebnis Ein 4-Bit-Mikroprozessor als Beispiel Schaltwerke und Zähler Steuerwerk des Beispiel-Prozessors Einfluss der Zustandscodierung auf das Syntheseergebnis Das Problem der unbenutzten Zustände Verwendung von Signalen und Variablen in getakteten und kombinatorischen Prozessen Beschreibung von Zählern in VHDL Implementierung von Zählern in FPGAs Arithmetische Einheiten ALU des Beispiel-Prozessors Implementierung von Addierern in FPGAs 292

5 XVI Inhaltsverzeichnis Implementierung von Subtrahierern in FPGAs Implementierung von Multiplizierern in FPGAs Ressourcenbedarf von logischen, relationalen und arithmetischen Operatoren Mehrfachnutzung von arithmetischen Ressourcen Darstellung vorzeichenbehafteter und vorzeichenloser Zahlen Integration von Matrixspeichem: RAM und ROM Programmspeicher des Beispiel-Prozessors Verwendung von synchronen Block RAM"-Speichern Datenspeicher des Beispiel-Prozessors Vergleich von Distributed RAM" und,31ock RAM" Installierung von Makros und Verwendung von Makro-Generatoren On-Chip-Busse und I/O-Schnittstellen ! Datenbus des Beispiel-Prozessors Multiplexer- und Logik-Busse Tristate-Busse Vergleich von Tristate-Bus und Logik-Bus Paralleler Port des Beispiel-Prozessors Häufig begangene Fehler und weitere Aspekte des RTL-Entwurfs Häufige Fehler in getakteten Prozessen (Flipflops) Häufige Fehler in kombinatorischen Prozessen (Schaltnetze) Optimierung der Schaltung Partitionierung des Entwurfs Zusammenfassung zu Kapitel Übungsaufgaben Von der Gatterebene zur physikalischen Realisierung Entwurfsablauf für FPGAs Physikalischer Entwurf von FPGAs Erstellen des Floorplans Platzierung der Komponenten im FPGA Verdrahtung der Komponenten im FPGA 370! Platzierung und Verdrahtung des Beispiel-Prozessors 375 < 5.3 Einfluss der Verdrahtung auf das Zeitverhalten 376! Elektrische Parameter der Verdrahtung 377 i Modellierung der Verzögerungszeiten durch das Elmore-Modell 379 I Induktive und kapazitive Leitungseffekte 383 j Verdrahtung und Zeitverhalten im FPGA 386 [ Logiksynthese und physikalischer Entwurf 393 i

6 Inhaltsverzeichnis XVII 5.4 Synchroner Entwurf und Taktverteilung Synchrone und asynchrone digitale Systeme Flankengesteuerte und pegelgesteuerte Schaltungen Ursachen und Auswirkungen von Taktversatz und Jitter Taktverteilung in FPGAs Synchrone Entwurfstechniken Simulation des Zeitverhaltens mit VHDL Modellierung der Schaltung mit VITAL-Komponenten Austausch von Timing-Daten mit SDF Simulation des Zeitverhaltens mit einem VHDL-Simulator Bestimmung der Chiptemperatur Zusammenfassung zu Kapitel Übungsaufgaben Modellierung von digitalen Schaltungen mit SystemC Modellierung auf Register-Transfer-Ebene mit SystemC Module Verhaltensbeschreibungen auf Register-Transfer-Ebene Strukturbeschreibungen Testbenches Simulation Hardwareorientierte SystemC-Datentypen Logik-Datentypen Integer-Datentypen Fixpur.kt-Datentypen Modellierung auf algorithmischer Ebene mit SystemC Verhaltensbeschreibungen auf algorithmischer Ebene Von der algorithmischen Ebene zur Register-Transfer-Ebene Zusammenfassung zu Kapitel A Anhang 491 Al Verwendete Schaltzeichen, Abkürzungen und Formelzeichen 491 A.l.l Schaltzeichen 491 A.l.2 Abkürzungen 493 A.1.3 Formelzeichen 496 A.2 VHDL-Syntax 498 A.3 VHDL-Strukturbeschreibung des Beispiel-Prozessors 506

7 XVIII Inhaltsverzeichnis A.4 Lösungen der Übungsaufgaben 509 A.4.1 Übungsaufgaben aus Kapitel A.4.2 Übungsaufgaben aus Kapitel A.4.3 Übungsaufgaben aus Kapitel A.4.4 Übungsaufgaben aus Kapitel Literaturverzeichnis 529 Index 537