Entwurf digitaler Schaltungen Groÿe Übung 3 Simulation mit ghdl
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- Innozenz Kopp
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1 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20151/26 Entwurf digitaler Schaltungen Groÿe Übung 3 Simulation mit ghdl Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal 7. Mai 2015
2 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20152/26 1. Simulation mit ghdl Simulation mit ghdl
3 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20153/26 1. Simulation mit ghdl 1. Debug-Ausgaben Debug-Ausgaben
4 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20154/26 1. Simulation mit ghdl 1. Debug-Ausgaben Textausgabe mit ghdl VHDL-Programme lassen sich wie C-Programme mit formatierten Ausgaben testen. Erfordert Package mit Ausgabefunktionen. In Tuc.Ausgabe sind deniert: procedure write(s: STRING); // Ausgabe Zeichenkette function str(x: <typ>; [<formatangabe>]); str() ist für alle behandelten Datentypen überladen. Programmrahmen unter Nutzung von Tuc.Ausgabe: library Tuc; use Tuc.Ausgabe.all; entity ausgabetest is end entity; architecture a of ausgabetest is begin hier steht der zu simulierende Prozess end architecture;
5 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20155/26 1. Simulation mit ghdl 1. Debug-Ausgaben process variable a: integer := 25; variable b: bit; begin wait for 10 ps; write("t=" & str(now) & " a=" & str(a) & " b=" & str(b)); wait for 10 ns; a := 56; b := '1'; write("t=" & str(now) & " a=" & str(a) & " b=" & str(b)); wait; end process; Anmerkungen: now aktuelle Simulationszeit vom Typ time & Konkatenationsoperator zum Verketten von Textbausteinen Ausgabe: t=10.00 ps a=25 b=0 t=10.01 ns a=56 b=1
6 1. Simulation mit ghdl 1. Debug-Ausgaben Ausprobieren zip-archiv mit den Dateien zu Übung von der Web-Seite laden. Entpacken. Erzeugen der Bibliothek Tuc mit dem Package Ausgabe im Verzeichnis Tuc auf der Kommandozeile: ghdl -a --work=tuc Ausgabe.vhdl Analysieren des VHDL-Programms im Verzeichnis mit ausgabetest.vhdl: ghdl -a -PTuc 1 ausgabetest.vhdl 2 Übersetzen in ein ausfühbares Programm (Make): ghdl -m -PTuc ausgabetest 3 Ausführen (Run) ghdl -r -PTuc ausgabetest 1 Pfad zur Bibliothek tuc-obj93.cf. 2 Datei mit der VHDL-Quelle. 3 Entity-Name Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20156/26
7 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20157/26 1. Simulation mit ghdl 2. Beobachterprozess Beobachterprozess
8 1. Simulation mit ghdl 2. Beobachterprozess Beobachterprozess Für eine Schaltung mit Eingabe x und Ausgabe y sollen für jeden Änderungszeitpunkt die Werte aufgelistet werden: Beobachter: process(x, y) begin if now = 0 ps then write(lf & " Zeit x y "); else write(rechts(str(now), 9) & " " & str(x) & " " & str(y) & " "); end if; end process; Prozesse mit Weckliste, Aufruf bei now=0 ps und jeder Änderung von x oder y. bei now=0 ps wird Tabellenkopf geschrieben rechts() verlängert den Ausgabetext um führende Leerzeichen. LF Line feed. Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20158/26
9 1. Simulation mit ghdl 2. Beobachterprozess Simulation mit Beobachterprozess... library-, use- und entity-anweisungen architecture a of beobpro is signal x: std_logic_vector(3 downto 0); signal y: std_logic_vector(1 downto 0); begin Eingabeprozess: process begin wait for 10 ns; x <= "0101"; wait for 5 ns; x <= "1101"; wait; end process; -- Testobjekt als 2 nebenlaeufige Signalzuweisungen y(0) <= 'X' after 1.2 ns, x(0) and x(1) after 2.4 ns; y(1) <= 'X' after 1.1 ns, x(2) and x(3) after 3.1 ns; Beobachter:... end architecture; Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai 20159/26
10 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 2. Beobachterprozess Ausprobieren Die Bibliothek Tuc sei bereits erzeugt. Im Verzeichnis mit der VHDL-Datei: ghdl -a -PTuc BeobProzess.vhdl ghdl -m -PTuc beobpro ghdl -r -PTuc beobpro Ausgabe: # Analysieren # Make # Ausführen Zeit x y 5.20 ns 0101 XX 1.10 ns UUUU XU 6.40 ns 0101 X ns UUUU XX 7.10 ns ns UUUU XU 7.50 ns ns UUUU UU 8.60 ns 1101 X ns 0101 UU ns ns 0101 XU
11 1. Simulation mit ghdl 2. Beobachterprozess Der Eingabeprozess... wait for 4 ns; x <= "0101"; wait for 3.5 ns;x <= "1101";... wartet zweimal und weist zweimal neue Werte zu. Die nebenläugen Signalzuweisungen y(0) <= 'X' after 1.2 ns, x(0) and x(1) after 2.4 ns; y(1) <= 'X' after 1.1 ns, x(2) and x(3) after 3.1 ns; weisen nach jeder Änderung von ihren Eingaben nach der Haltezeit unbestimmt und nach der Verzögerungszeit den neuen Wert zu. Nochmal die Ausgabe: Zeit x y 5.20 ns 0101 XX 1.10 ns UUUU XU 6.40 ns 0101 X ns UUUU XX 7.10 ns ns UUUU XU 7.50 ns ns UUUU UU 8.60 ns 1101 X ns 0101 UU ns ns 0101 XU Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26
12 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 2. Beobachterprozess Graphische Simulationsausgabe Ausgabe der Simulationsergebnisse in eine Wave-Datei: ghdl -r -PTuc beobpro --wave=beobpro.ghw # Ausführen gtkwave beobpro.ghw beobpro.sav # Viewer starten
13 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 2. Beobachterprozess Falls das Save-File im Beispiel beobpro.sav noch nicht existiert 4 : im SST-Fenster Hierarchie aufklappen, Signale auswählen 5 Die Busse in der Signals-Spalte auswählen und mit Edit > Expand Busse aufklappen. Mit Time > Zoom >... darzustellendes Zeitfenster auswählen. Mit Edit > Data Format > Binary Datenformat auswählen,... Wenn die Darstellung stimmt, Darstellungseinstellungen mit File > Write Save File speichern. 4 Zum ausprobieren gtkwave schlieÿen und mit nicht existierender Save-Datei aufrufen, z.b. gtkwave beobpro.ghw test.sav. 5 Oben auswählen, im Fenster Signals nochmal auswählen und unter Append drücken.
14 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 3. Fehlersuche Fehlersuche
15 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 3. Fehlersuche Beschreibung mit Entwurfsfehler signal a, b, c: STD_LOGIC;... process begin c <= a and b after 2 ns; wait on a, b; end process; a b c c t sim (c 1 ohne, c 2 mit Fehler) Bestimmen Sie den Ausgabesignalverlauf des korrekten Simulationsmodells die Ausgabe wenn in der Warteanweisung das Signal b fehlt. Was passiert, wenn die gesamte Warteanweisung fehlt? Warum ist der Fehler schwer zu lokalisieren?
16 6 Die eigentlich überüssige Änderung nach 20 ns verlängert die Wave-Darstellung bis 20 ns. Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 3. Fehlersuche Kontrolle mit dem Simulator library ieee; -- es wird nur std_logic use ieee.std_logic_1164.all; -- gebraucht entity vglsim is end entity; -- Entity ohne Signale architecture a of vglsim is signal a, b, c1, c2: STD_LOGIC; begin -- Eingabe als nebenläufige Signalzuweisungen a <= '0', '1' after 3 ns, '0' after 7.5 ns, '1' after 10.5 ns; b <= '1', '0' after 5.5 ns, '1' after 9 ns, '0' after 15.5 ns, '0' after 20 ns 6 ;
17 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 3. Fehlersuche -- richtige Beschreibung: process begin c1 <= a and b after 2 ns; wait on a, b; end process; -- fehlerhafte Beschreibung: process begin c2 <= a and b after 2 ns; wait on a; -- hier fehlt wait on b end process; end architecture;
18 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 3. Fehlersuche Ausführung und Ergebnis del work-obj93.cf # Arbeitsbibliothek löschen ghdl -a vglsim.vhdl # analysieren ghdl -m vglsim # Make ghdl -r vglsim --wave=vglsim.ghw # ausführen gtkwave vglsim.ghw vglsim.sav # anzeigen
19 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 4. Getaktete Schaltung Getaktete Schaltung
20 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 4. Getaktete Schaltung Rückgekoppeltes Schieberegister (LFSR 7 ) I T 1 Beschreiben Sie das nachfolgende rückgekoppelte Schieberegister in VHDL mit Schnittstelle und nur einem Prozess. 2 Bestimmen Sie die Ausgabesignalverläufe für y 0 bis y 2. 3 Schreiben Sie einen Testrahmen mit dem rückgekoppelten Schieberegister als Testobjekt und einem Prozess, der die Eingabesignale rechts erzeugt. =1 I I I 7 LFSR linear feedback shift register. Takt: I T y 0 y 1 y 2 y y y
21 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 4. Getaktete Schaltung LFSR-Beschreibungsrahmen library ieee; use ieee.std_logic_1164.all; entity lfsr is port ( T, I: in std_logic; y: out std_logic_vector(2 downto 0) ); end entity; architecture a of lfsr is signal s: std_logic_vector(2 downto 0); begin Prozess zur Beschreibung der Übergangsfunktion y <= s; end architecture;
22 rof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 4. Getaktete Schaltung Prozess zur Beschreibung der Übergangsfunktion =1 I I I I T process(t) begin if I='1' then -- wenn I aktiv s <= "000"; -- initialisieren elsif rising_edge(t) then -- sonst bei stei- -- gender Taltflanke s(2 downto 1) <= s(1 downto 0); -- Schiebefunktion s(0) <= not(s(1) xor s(2)); -- Rückkopplung end if; end process; y 0 y 1 y 2
23 1. Simulation mit ghdl 4. Getaktete Schaltung Testrahmen library Tuc; use Tuc.Ausgabe.all; library ieee; use ieee.std_logic_1164.all; entity lfsr_test is end entity; architecture a of lfsr_test is signal T, I: std_logic; signal y: std_logic_vector(2 downto 0); begin -- Instanz des Testobjekts TObj: entity work.lfsr(a) port map(i=>i, T=>T, y=>y); -- Eingabeprozess... end architecture; Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26
24 Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 1. Simulation mit ghdl 4. Getaktete Schaltung Eingabeprozess Takt: I 1 0 T process begin I <= '0', '1' after 11 ns, '0' after 18 ns; write("takt Ausgabe"); for idx in 1 to 10 loop T <= '1' after 3 ns, '0' after 8 ns; wait for 10 ns; write(rechts(str(idx),3) & " " & str(y)); end loop; wait; end process; t in ns
25 1. Simulation mit ghdl 4. Getaktete Schaltung Simulation ghdl -a lfsr.vhdl # Testobjekt analysieren ghdl -a -PTuc lfsr_test.vhdl # Testrahmen analysieren ghdl -m -PTuc lfsr_test # Make ghdl -r -PTuc lfsr_test --wave=lfsr_test.ghw # ausführen gtkwave lfsr_test.ghw lfsr_test.sav # anzeigen Ausgabe: Takt Ausgabe 1 UUU Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26
26 1. Simulation mit ghdl 4. Getaktete Schaltung Aufgaben Erweitern Sie den Testrahmen um die Erzeugung des dargestellten Signalverlaufs für das Eingabesignal x und das LFSR um den Eingang x. x I T Taktnr.: I 1 0 T =1 x =1 t in ns I I I Prof. G. Kemnitz, Dr. C. Giesemann Institut für Informatik, Technische Universität Clausthal7. Mai /26 y 0 y 1 y 2
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