Übung Hardwareentwurf

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1 Übung Hardwareentwurf Übung vom. Mai 25 Stefan Reichör HWE- 25- Slides7.tex (7. Mai 25)

2 Überblick Finite Machines Moore FSM Mealy FSM Implementierung von FSMs in VHDL Xilinx Synthesetool Xilinx LUTs Übung Hardwareentwurf S5, Stefan Reichör 2

3 Finite Machines Moore FSM X Next Next Registers Output Y Mealy FSM X Next Next Registers Output Y Übung Hardwareentwurf S5, Stefan Reichör 3

4 Merkmale einer FSM Einsatz in Ablaufsteuerungen Direkt in HW codiert Zustandsüberführungsfunktion berechnet aus aktuellem Zustand den Folgezustand Zustandscodierungsarten: One-Hot: Anzahl der FFs = Anzahl der Zustände immer nur ein FF ist alle anderen sind Binary: Zustände werden binär durchgezählt (für 2 bit:,,, ) Für größere Anwendungen Verwendung von Microcontrollern Übung Hardwareentwurf S5, Stefan Reichör 4

5 Moore FSM S Present Next Output (Z) S X= X= S S S S S Übung Hardwareentwurf S5, Stefan Reichör 5

6 VHDL example: Moore FSM () entity MOORE is Moore machine 2 port (X, CLOCK : in BIT ; Z: out BIT ); 3 end ; 4 architecture BEHAVIOR of MOORE is 5 type STATE_TYPE is ( S, S,, ); 6 signal CURRENT_STATE, NEXT_STATE : STATE_TYPE ; 7 begin S 8 9 P r o c e s s to hold synchronous elements SYNCH : process ( CLOCK ) begin 2 if CLOCK event and CLOCK = then 3 CURRENT_STATE <= NEXT_STATE ; 4 end if; 5 end process ; S X Next Next Registers Output Y Übung Hardwareentwurf S5, Stefan Reichör 6

7 VHDL example: Moore FSM (2) 6 P r o c e s s to hold combinational l o g i c 7 COMBIN : process ( CURRENT_STATE, X) 8 begin 9 case CURRENT_STATE is 2 when S => 2 Z <= ; 22 if X = then 23 NEXT_STATE <= S; 24 else 25 NEXT_STATE <= ; 26 end if; 27 when S => 28 Z <= ; 29 if X = then 3 NEXT_STATE <= S; 3 else 32 NEXT_STATE <= ; 33 end if; X Next S Next S Registers Output Y Übung Hardwareentwurf S5, Stefan Reichör 7

8 VHDL example: Moore FSM (3) 34 when => 35 Z <= ; 36 if X = then 37 NEXT_STATE <= ; 38 else 39 NEXT_STATE <= ; 4 end if; 4 when => 42 Z <= ; 43 if X = then 44 NEXT_STATE <= ; 45 else 46 NEXT_STATE <= S; 47 end if; 48 end case ; 49 end process ; S S 5 5 end BEHAVIOR ; X Next Next Registers Output Y Übung Hardwareentwurf S5, Stefan Reichör 8

9 Mealy FSM / / S / Present Next Output (Z) X= X= X= X= S / / / / S S S S S / Übung Hardwareentwurf S5, Stefan Reichör 9

10 VHDL example: Mealy FSM () entity MEALY is Mealy machine 2 port (X, CLOCK : in BIT ; Z: out BIT ); 3 end ; 4 architecture BEHAVIOR of MEALY is 5 type STATE_TYPE is ( S, S,, ); 6 signal CURRENT_STATE, NEXT_STATE : STATE_TYPE ; 7 begin / S / / 8 9 P r o c e s s to hold synchronous elements SYNCH : process ( CLOCK ) begin 2 if CLOCK event and CLOCK = then 3 CURRENT_STATE <= NEXT_STATE ; 4 end if; 5 end process ; 6 end BEHAVIOR ; S / / / / / Übung Hardwareentwurf S5, Stefan Reichör

11 VHDL example: Mealy FSM (2) 7 P r o c e s s to hold combinational l o g i c. 8 COMBIN : process ( CURRENT_STATE, X) 9 begin 2 case CURRENT_STATE is 2 when S => 22 if X = then 23 Z <= ; NEXT_STATE <= S; 24 else 25 Z <= ; NEXT_STATE <= ; 26 end if; 27 when S => 28 if X = then 29 Z <= ; 3 NEXT_STATE <= S; 3 else 32 Z <= ; 33 NEXT_STATE <= ; 34 end if; / S / / S / / / / / Übung Hardwareentwurf S5, Stefan Reichör

12 VHDL example: Mealy FSM (3) 35 when => 36 if X = then 37 Z <= ; 38 NEXT_STATE <= ; 39 else 4 Z <= ; 4 NEXT_STATE <= ; 42 end if; 43 when => 44 if X = then 45 Z <= ; 46 NEXT_STATE <= ; 47 else 48 Z <= ; 49 NEXT_STATE <= S; 5 end if; 5 end case ; 52 end process ; / S / / S / / / / / Übung Hardwareentwurf S5, Stefan Reichör 2

13 Xilinx Synthesetool Spezifisch nur für Xilinx FPGAs Herstellerunabhängige Tools: Synopsys, Leonardo Durchgängiger Flow: VHDL Beschreibung Synthese Technologieunabhängiger Schaltplan Mapping auf Technologiezellen Placement & Routing Erstellen eines Programmierbitstreams Download des Bitstreams in einen FPGA Übung Hardwareentwurf S5, Stefan Reichör 3

14 Neues Projekt anlegen Für die Synthese legen Sie ein neues Projekt an Projektname, Verzeichnis bleibt ihrer Fantasie überlassen Device Family: Spartan2 Device: xc2s5-6cs44 Design Flow: XST VHDL wichtig Danach fügen Sie VHDL Dateien (meist als VHDL Module) zum Projekt dazu (rechte Maustaste im Sources Fenster) Implement Design - Place & Route - View/Edit Placed Design (FloorPlanner) Toolbar - Toggle Ressource Graphics Übung Hardwareentwurf S5, Stefan Reichör 4

15 Xilinx LUTs LUT = Lookup Table Kombinatorische Funktion mit 4 Eingängen, Ausgang Implementiert als RAM RAM Inhalt kann programmiert werden Funktionalität der LUT kann programmiert werden Bei Xilinx Spartan: 2 LUTs in einem Slice, 2 Slices in einem CLB XC2S5: 96 CLBs, 5 System Gates XC: 76 CLBs, 2 System Gates XCV32E: CLBs, 4 System Gates Mehr Info unter: Products Product Data Sheets Übung Hardwareentwurf S5, Stefan Reichör 5

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