Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA

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1 Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA Mentor User Conference Würzburg Michael Pichler, m.pichler@zma.ch Dino Zardet, d.zardet@zma.ch Prof. Karl Schenk, k.schenk@zma.ch Zentrum für Mikroelektronik Aargau, 5210 Windisch, Switzerland Seite 1

2 ÜBERSICHT Allgemeines zum Projekt Herausforderungen auf Register-Transfer-Level Erfahrungen mit den Mentor Tools Zusammenfassung, Aussicht Seite 2

3 ÜBERSICHT Allgemeines zum Projekt Herausforderungen auf Register-Transfer Transfer-Level Erfahrungen mit den Mentor Tools Zusammenfassung, Aussicht Seite 3

4 DIE PROJEKTIDEE Specifications Total bandwidth 1 GHz Number of frequency channels Channel bandwidth khz Online integration time for spectrum output minimum 2 ms maximum without loss 4.3 s maximum 19.5 h ADC sampling 8 bits Output 32 bits Window symmetrical, 9 bit Hardware Sampler: Acqiris AC GS/s FPGA: Xilinx Virtex 2Pro, XC2VP70-FF Logic Cells Embedded Multiplier 18x18 (<5ns) Block RAM 18Kbit (5904 Kbits) PowerPC Hard Macro (IBM Power PC405) 2 - MGT (Rocket IO Serial Transceivers) 12 Seite 4

5 DAS SYSTEM / DAS FPGA Heterodyne Receiver ARGOS rf if RS485 FPU control unit, PSU Spectrometer controller Standard PC Win XP Seite 5 Power supply interface unit CC105 Ethernet RS485 Data Acquisition Interface Input Structure Radix 4 Pipeline Output Structure Local Bus Interface (PCI) 5m parabola FPU Sampler FFT-analyzer AC240 RS232 Antenna controller Standard PC Win XP PCI expansion FPGA: Xilinx XC2V70 User Block: 32'768-Punkt-FFT

6 DIE IMPLEMENTATION System Architektur Matlab Algorithmus-Modell Matlab Architektur-Modell (full-precision) Matlab Architektur-Modell (bit-true) VHDL RTL-Modell (bit-true) FPGA auf Data Acquisition Board Seite 6

7 ÜBERSICHT Allgemeines zum Projekt Herausforderungen auf Register-Transfer-Level Erfahrungen mit den Mentor Tools Zusammenfassung, Aussicht Seite 7

8 MAXIMALE PERFORMANCE? Proberuns: mult: F max = 251 MHz add/sub: F max = 286 MHz MSB LSB FF1 mult FF2 add/sub calculation time = critical path (potential for optimization) FF3 Seite 8

9 TRADE-OFF SPEED vs. COMPLEXITY Complexity Speed: 125 MHz am Eingang 16 Kanäle à 8 bit = 2 GS/s 133 MHz am Ausgang 4 x PCI-Clock (32 bit) Speed XC2VP70 FFTA Complexity: Multipliers 18x BlockRAM à 18kbit 216 Distributed RAM à 16x1 192 BlockMultiplier 18x18 RAM blocks 18kbit Distr. RAM kbit IOs 996 Seite 9

10 PIPELINING : RADIX-4 BUTTERFLY RAM Flipflop zwischen syn. RAM und syn. Multiplier RAM IN0 IN1 IN2 IN3 RAM j +/- +/- +/- +/- +/- +/- +/- +/- x x Flipflop nach jeder arithmetischen Operation x OUT0 Complex OUT1 Multiplier! OUT2 OUT3 Seite 10

11 PIPELINING : COMPLEX-MULT MSB FF mult add/sub FF 114 MHz LSB calculation time MSB LSB MSB LSB MULT18x18 FF mult FF calculation time MULT18X18S FF mult FF calculation time add/sub add/sub FF FF 143 MHz 168 MHz Seite 11

12 ÜBERSICHT Allgemeines zum Projekt Herausforderungen auf Register-Transfer Transfer-Level Erfahrungen mit den Mentor Tools Zusammenfassung, Aussicht Seite 12

13 ERFAHRUNGEN (ARCHITEKTUR / RTL-DESIGN) Wenn BlockRAMs als 512x36bit konfiguriert sind, kann der benachbarte Multiplier wegen Routing-Problemen nicht verwendet werden. Routing beeinflusst die Performance enorm Viele Zwischenregister (Pipeline) Mehrere dezentrale statt einem zentralen RAM- Adresszähler verbessern das Routing (Replication) Seite 13

14 ERFAHRUNGEN (PRECISION RTL) Standard-Einstellung führt zu guten / den besten Resultaten (Hierarchy = Auto) Multiplier-Beschreibung in VHDL RTL: mit asynchronem Reset MULT18X18 mit synchronem Reset MULT18X18S STRUCT: gem. Xilinx Application Note 636 Seite 14

15 ERFAHRUNGEN (PRECISION PHYSICAL) Bietet gute Visualisierungsund Analysehilfen Default-Einstellung führt zu 3% schnellerer Netzliste Manuelles Remapping wegen Komplexität und hoher Chip- Ausnutzung nicht praktikabel nur im Notfall (Appnotes: Placement Reuse Flow in Precision Physical Synthesis Helps Engineering Change Management) Seite 15

16 ZAHLEN, HINTERGRÜNDE Rechenlaufzeiten in Stunden für RTL-Synthese / Place&Route / Physical-Synthese Sunblade 1000, 1 GB RAM: 1h / 17h / 1h PC 3066/533, 1M Cache, 4GB RAM noch unbekannt XPower: Toggle-Rate 50%: 19 Watt CAE Design-Umgebung HDL Designer a ModelSim 5.8c Precision Physical a, 2004b Beta (Build 47) Xilinx ISE 6.2i Seite 16

17 ÜBERSICHT Allgemeines zum Projekt Herausforderungen auf Register-Transfer Transfer-Level Erfahrungen mit den Mentor Tools Zusammenfassung, Aussicht Seite 17

18 ZUSAMMENFASSUNG, AUSSICHT 32'768 Punkt FFT geht an die Grenzen, was mit einem Virtex-2 Pro realisiert werden kann. Neue Möglichkeiten mit Virtex-4? XC4VSX55 65'536-Punkt-FFT? Doppelte Ressourcen Doppelte Taktfrequenz Logic Cells Total Block RAM (kbits) XtremeDSP Slices Max Select I/O 55,296 5, Seite 18

19 FRAGEN / KONTAKT +41 (56) (56) info@zma.ch Zentrum für Mikroelektronik Aargau Steinackerstrasse 1 CH-5210 Windisch Seite 19