IHS2 Seminar. Einführung Zusatzfolien A. Integrated HW/SW Systems Group. IHS2 Seminar 06 November 2009 Self-Organization 19 November
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- Kristian Schäfer
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1 Einführung Zusatzfolien A Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 06 November 2009 Self-Organization 19 November
2 Empfehlungen für die Verzeichnisstruktur Unterverzeichnisse für Projekte doc Dokumentation Doxygen / Conf.Datei prj Projektdateien ISE11 für unterschiedliche ISE Versionen sim Simulationsdateien / Testbenches input Zusätzliche Simulationsinputfiles Modelsim Modelsim spezifische Dateien (*.do) output Simulationsoutputfiles Tool Zusätzliche Tools src Quelldateien IP_ISE11 IP Cores für unterschiedliche ISE Versionen 06 November
3 Entwicklungsboards (Übersicht) Developmentboards Günstige Spartan3 Boards Spartan3E Starter Kit $189 Spartan3A DSP 1800A $295 G.htm Spartan3A Starter Kit $ November
4 Entwicklungsboards (Übersicht) Developmentboards Günstige Spartan3 Boards Avnet Spartan3A Evaluation Kit $49 weitere Boards verfügbar (z.b. von 06 November
5 Entwicklungsboards (Auswahl) Spartan3E Starter Kit 06 November
6 Entwicklungsboards (Auswahl) Spartan3A DSP 1800A 06 November
7 Entwicklungsboards (Auswahl) Spartan3A Starter Kit 06 November
8 Entwicklungsboards (Auswahl) 06 November
9 Entwicklungsboards (Auswahl) 06 November
10 Übersicht zum geplanten Projekt FPGA 7 Segment- Anzeige LED- Anzeige VGA Ansteuerung Balken- Anzeige Bildrasterung Mausinterface Text- Anzeige 40 Segment- Anzeige... Tastaturinterface Mauszeiger- Anzeige Text- Anzeige 06 November
11 Beispielbildausgabe Datenaustausch erfolgt über definierte Ports data, data_valid, data_request, start-of-frame, end-of-frame VGA Ausgabe definiert Timing Bildrasterung steuert die einzelnen Module an Module sind unabhängig und beeinflussen sich nicht Block A0 Block A1 Block A2 Block A3 Block A4 Block A5 Block A6 Block A7 Block B0 Block B1 Block B2 Block B3 Block B4 Block B5 Block B6 Block B7 Block C0 Block C1 Block C2 Block C3 Block C4 Block C5 Block C6 Block C7 Block D0 Block D1 Block D2 Block D3 Block D4 Block D5 Block D6 Block D7 Block E0 Block E1 Block E2 Block E3 Block E4 Block E5 Block E6 Block E7 Block F0 Block F1 Block F2 Block F3 Block F4 Block F5 Block F6 Block F7 06 November
12 FPGA Struktur Grundelemente LUT Look-up-table (logic elements) FF Flip-Flop Flop (register elements) Routing to connect elements BRAM Block RAM (memory elements) Multiplier embedded 18x18 multipliers DCM digital clock manager IOB input-output block (I/O elements) Weitere spezielle Elemente existieren. Näheres ist den Datenblättern der Hersteller zu entnehmen. folgende Zeichnungen basieren auf Xilinx Spartan3/3ADSP Datenblättern 06 November
13 FPGA Struktur - Übersicht IOB DCM Routing BRAM Multiplier CLB = 4 FF + 4 LUT 06 November
14 FPGA Struktur LUT / FF FF LUT 06 November
15 FPGA Struktur - Routing Unterschiedliche Arten von Routing Verdrahtung geschieht durch Tool Wissen über die Struktur für Optimierung nötig, wenn Timingprobleme auftreten 06 November
16 FPGA Struktur - BRAM Single oder dual-port möglich unterschiedliche Bitbreiten / Tiefen möglich 1x16k, 2x8k, 4x4k, 9x2k, 18x1k, 36x512 mehrere kombinierbar 06 November
17 FPGA Struktur - Multiplier 18x18 Bit (bzw. 25x18) signed in einem Takt Bei großen FPGAs bis zu über 600 MHz Taktrate über 2000 Multiplizierer in einem FPGA 06 November
18 FPGA Struktur - DCM Taktgenerierung Takt teilen Takt vervielfältigen Takt verschieben Takt synchronisieren 06 November
19 FPGA Struktur - IOB Pin tristate FF output FF input FF 06 November
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