Einführung in die Elektronik für Physiker

Transkript

1 Hartmut Gemmeke Forschungszentrum Karlsruhe, IPE Tel.: Einführung in die Elektronik für Physiker 2. ALTERA HDL Übungen Beschreibung des Experimentieraufbaus UP/2/3, DE mit Altera FPGAs Designablauf anhand von Übungen mit 4 Beispielen:.! LED gesteuert von einem Taster 2.! Anzeige eines 8-Bit Schaltfeldes mit 7-Segmentanzeige 3.! 8 Bit Volladdierer bzw. Subtrahierers mit Anzeige 4.! Asynchrone und synchrone Zähler 5.! Lauflicht Hasards Elemente für den Betrieb des MAX und FLEX Chips 9V Spannungsversorgung Byte-Blaster Programmiereingang 25,75 MHz clock Jumper für FLEX-FPGA Jumper für MAX-FPGA MAX 728 DIP-Schalter LEDs Taster 7-Segment-Anzeigen Verbindungen für MAX 728, für FLEX K2 fest verdrahtet Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 2

2 Experimentierplatine UP3 für Altera-FPGAs Mit Cyclone EPC6 Speed class 8! 275 MHz! LEs! 5.98! M4K RAM Blocks (4 Kbits + Parity! Total RAM Bits! PLLs! Maximum User I/O Pins! Differential Channels! ! 92.6! 2! 85! 72! Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 3 ALTERA DE Experimentierplatine Speed grade 7! LEs! 275 MHz! 8.752! M4K RAM Blocks (4 Kbits + Parity! 52! Embedded 8x8 multiplier! 26! PLLs! 4! Maximum User I/O Pins! 35! Differential Channels! Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 95! 4

3 Struktur des EPM728SLC84-7 MAX728 mit 28 Makrozellen in 8 Logik-Array- Blöcken (LAB Die LABs sind über frei verschaltbare Leitungen mit dem Programmable Interconnect Array verbunden (PIA Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 5 Makro-Zelle Jede Makro-Zelle hat eine und/oder-matrix mit Rückführung und einen Registerausgang 4 frei konfigurierbare Eingänge entsprechend einer LUT Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 6

4 Logic Elements des FLEX und Cyclon Chip Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 7 Programmable Interconnect Array (PIA Alle Logik-Array-Blöcke (LAB können über den PIA mit jedem anderen LAB verbunden werden: Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 8

5 Eigenschaften der unterschiedlichen Chips Feature! Chip! MAX 728! FLEXK2! FLEXK7! CycloneIIC2! Typical Gates! 2 5! 2! 7! 35! Logic Elements! Logic array blocks! 28! 52! 3 744! 8 752! 8! 44! 468! 2 344! RAM bits! --! 6 44! 8 432! 22! PINS! 84! 24! 24! 484! Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 9 Experimentierplatine UP/2 für Altera-FPGAs ALTERA MAX 7 Serie mit 28 Logischen Blöcken und 84 Pins, davon 68 nutzbare In- und Output-Pins, 25 nutzbare Gatter, f counter < 5 MHz ALTERA FLEX K2, 2 Gatter und 2288 RAM Bits, 24 Pins Definition des FPGAs EPFK2 im Assign Menu mit Device Kommando, nicht fast speed! Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2

6 Eingabeelemente: Taster und Schalter Als Inputs benötigen wir Schalter und Taster - die sind beim FLEX Chip (UP2 auf den Eingang des KXX verdrahtet siehe UP Education Board Description auf dem Netz File altera_up/2.pdf bzw. müssen noch angeschlossen werden: Taster und Schalter gehen beim Einschalten von VCC nach GND!!! Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 Außenverbindungen des MAX728S-Chips. Eine 25,75 MHz Clock ist schon vorverdrahtet auf Pin 83 vom EPM728S, bzw. EPFK2/7. Zwei 7-Segment-Anzeigen DIG,2 mit LED-Dezimal-Punkt sind ebenfalls vorverdrahtet auf den EPM728S, siehe rechts, bzw. EPFK2/ Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 2

7 Ansteuerung der LEDs & der 7-Segment-Anzeige Die Taster entsprechen active low -Signalen und auch die LED s benötigen zur Ansteuerung ein active low -Signal (siehe Bild rechts, D.h. für die LED-Anzeige eines oder 2er Taster benötige ich ein NOR mit invertierten Eingängen oder ein AND: LED = a "b = a#b Entsprechend muss auch der 7-Segment- Dekoder gegenüber der Schaltung in Vorlesung 9 invertiert werden! Der Anschluss ist hier fest verdrahtet, siehe Folie Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 3 Werkzeuge für den Design Graphische und textuelle Editoren Compiler und Optimierer Simulation, d.h. einfügen der Zeitverzögerungen, sowie Analyse der Ergebnisse mit graphischen Werkzeugen Programmierung des Chips MAX+PLUS II Betriebsart von Quartus Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 4

8 Designablauf Design Compilation Pin-Planer Simulation Graphischer Design Timing-Analyser Programmierung Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 5 Einige Übungen mit dem ALTERA AHDL-Tool Inbetriebnahme des Quartus Tools 7.2 mit ALTERA MAX II Oberfläche und des Design-Flows am Beispiel.! einer LED gesteuert von 2 Tastern (entprellt oder wie unterdrücken wir das mechanische Mehrfachansprechen eines Schalters digital? a! Eingabe und Aufbau des Codes mit Texteditor b! c! d! e! Wie macht man die Verbindung vom Chip nach außen? Kompilierung und Inhalt Report-Files Simulation des Systems Synthese der Logik und Programmierung des Bausteins SUBDESIGN pushbutton ( /start, /stop led VARIABLE /q led = /start!& /q; /q = /stop!& led; : INPUT; % pin 48 = /start, pin 49 = /stop% : OUTPUT; % pin 53 = led % :node; Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 6

9 Übungen mit dem ALTERA AHDL-Tool II 2.! Anzeige eines 8-Bit-Schalters mit einer LED-Zeile a! Funktionale und zeitliche Simulation mit Hilfe des Wafe-Form-Editors. b! Umgang mit dem Editor und Interpretation der Ausgabe. 3.! eines 8 Bit Volladdierers/Subtrahierers mit 7-Segment-Anzeige a! Eingabe einer 7-Segment-Anzeige und des Addierers aus der LPM-Bibliothek b! Umprogrammierung der Logik in einen Subtrahierer SUBDESIGN 7segmentn -- dekodiert B"" bis B"" in Steuerkode für 7-Segmentanzeige ( -- in negativer Ausgangslogik oder H"" bis H"F" in bis F in_bin[3..], dp : INPUT; out[7..] : OUTPUT; out[7] =!dp; TABLE -- Eine kombinatorische Logik lässt sich auch durch eine Wahrheitstafel darstellen in[3..] => out[6..]; % = g,f,e,d,c,b,a % H"" => B""; H"" => B""; % -a- % H"2" => B""; % f b % H"3" => B""; % -g- % H"4" => B""; % e c % H"5" => B""; % -d- % H"6" => B""; % % H"7" => B""; % A b C d E F % H"8" => B""; H"9" => B""; H"A" => B""; H"B" => B""; H"C" => B""; H"D" => B""; H"E" => B""; H"F" => B""; END TABLE; Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 7 Test des 7 Segment Displays und Adders %Test 7-Segment-Anzeige% INCLUDE "7Segment.inc"; INCLUDE "lpm_add_sub.inc"; SUBDESIGN Test7Segment ( para[7..], para2[7..], /start :INPUT; -- para wird durch Schalter eingegeben -- /start erlaubt mit den LEDs para,2 darzustellen segm[7..], segm2[7..], leds[7..] :OUTPUT; VARIABLE 7segm, 7segm2 :7Segment; 8bitadd :lpm_add_sub WITH (LPM_WIDTH=8, LPM_DIRECTION= ADD"; % für Subtraktion LPM_DIRECTION = SUB % IF /start THEN leds[ ] = para[ ]; % default LED display is para % ELSE leds[ ] = para2[ ]; % if /start gedrückt LED display is para2 % END IF; 8bitadd.dataa[ ] =!para[ ]; 8bitadd.datab[ ] =!para2[ ]; 7segm2.dp = GND; % Dezimalpunkt least significant Bit = aus % 7segm2.in[3..] = 8bitadd.result[3..]; segm2[ ] = 7segm2.out[ ]; 7segm.dp = 8bitadd.cout; % falls carry gesetzt, dp an 7segm.in[3..] = 8bitadd.result[7..4]; segm[ ] = 7segm.out[ ]; Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 8

10 Aufgabe 4: Zähler asynchron und synchron Hier kann man die Bibliotheksroutinen für den Toggle- (FUNCTION TFF (t, clk, clrn, prn" RETURNS (q; oder JK-FlipFlop (FUNCTION JKFF (j, k, clk, clrn, prn RETURNS (q; nutzen -- INCLUDE lpm_counter ; INCLUDE "countasync.inc";! SUBDESIGN testzaehler ( takt : INPUT; q[7..] : OUTPUT; VARIABLE %count :lpm_counter WITH (lpm_width=8;% count :countasync; count.clock = takt; leds[ ] = count.q[ ]; SUBDESIGN counterasync %asynchroner Zähler% ( clock :INPUT=GND; q[7..] :OUTPUT; VARIABLE count[7..] :TFF; count[].clk =!clock; count [7..].clk =!count[6..].q; count [ ].t = VCC; q[ ]=count[ ].q; asynchron J=K= synchron Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung Programmierbares Lauflicht % Ausgabe LED-Reihe parallele Eingabe DIP -8 = para Geschwindigkeitswahl DIP2-4 = para2 Start/Stop Taste Push Button SW4 Richtungswechsel Push Button SW6 % INCLUDE "lpm_counter.inc"; SUBDESIGN Lauflicht ( /startstop, /richtung :INPUT; para[7..], clock, speed[3..] :INPUT; leds[7..] :OUTPUT; VARIABLE teiler :lpm_counter WITH (LPM_WIDTH=2; mws :MACHINE WITH STATES (s,s2,s4,s5,s6; ff[7..] :DFFE; richtff :TFF; zaehler :lpm_counter WITH (LPM_WIDTH=4; mws.clk = clock; teiler.clock = clock; ff[ ].clk = clock; leds[7..] =!ff[7..].q; richtff.t = VCC; richtff.clk = /richtung; zaehler.clock = teiler.cout; zaehler.data[ ] = speed[ ]; zaehler.aload = (mws == s4; TABLE mws,!/startstop, zaehler.cout => mws; s, GND, x => s; % Bitmuster laden % s, VCC, x => s2; % start ist gedrückt % s2, VCC, x => s2; % warte auf fallende % s2, GND, x => s4; % Flanke von start % s4, x, x => s5; % shifte Bitmuster um % s5, GND, GND => s5; % warte auf cout % s5, x, VCC => s4; % cout gefunden % s5, VCC, GND => s6; % stop gefunden % s6, VCC,x => s6; % warte auf stop-ende % s6, GND,x => s; % Ende Lauflicht % END TABLE; CASE mws IS WHEN s => ff[ ].ena = VCC; ff[ ].d =!para[ ]; WHEN s4 => ff[ ].ena = VCC; IF richtff.q THEN % rückwärts % ff[6..].d = ff[7..].q; ff[7].d = ff[].q; ELSE % vorwärts % ff[7..].d = ff[6..].q; ff[].d = ff[7].q; END IF; WHEN OTHERS => ff[ ].ena = GND; END CASE; Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 2

11 Statische Hasards für -Level: A C B! A = B =! Y = A & C # B & C! = & C # & C = (immer =? Risiken(Hasards! Timing-Diagramm zeigt die Realität: Verzögerung durch C gibt Probleme, C ist invertiert und verzögert! Lösung? C & & D E! Y A B C C D E Y Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 2 Hasard und die Vermeidung Vermeidung durch redundanten Term: Der Fehler tritt nur auf, wenn A=B= Y = A & C # B & C # A & B A Ebenso gibt es dynamische Hasards C B C & & D E! Y & F Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 22

12 Aufgabe 3: Addierer wir wollen einen optimalen Design für einen Volladdierer finden.! Aus 2 Halbaddierern 2.! Als Lookup-Tabelle 3.! Als Bibliothekselement Optimierungsziel: minimale Laufzeit und minimale Anzahl verbrauchter Gatter SUBDESIGN Volladd -- aus 2 Halbaddierern ( carry_in, a, b : INPUT; sum, carry_out : OUTPUT; VARIABLE sum, carry_out_ : NODE; sum = a $ b; carry_out_ = a & b; sum = sum $ carry_in; carry_out = carry_out_ # (carry_in & sum; -- für Subtrahierer muss man gemäß Differenz = a + nicht b + die Anweisungen umschreiben Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 23 Volladdierer als logische Tabelle SUBDESIGN Volladd2 -- als logische Tabelle ( carry_in, a,b : INPUT; sum, carry_out : OUTPUT; TABLE -- 3 Bit Logik lässt sich auch durch eine Wahrheitstafel darstellen carry_in, a, b => carry_out, sum; (,, =>, ; (,, =>, ; (,, =>, ; (,, =>, ; (,, =>, ; (,, =>, ; (,, =>, ; (,, =>, ; END TABLE; -- Subtraktion mit Hilfe einer neuen Tabelle gemäß der Beschreibung in der vorhergehenden Logik von Volladd Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 24

13 Volladdierer aus der Bibliothek INCLUDE "lpm_add_sub.inc"; SUBDESIGN volladd ( a[7..], b[7..] : INPUT; sum[7..], carry_out : OUTPUT; VARIABLE 8bitadder[7..] : lpm_add_sub WITH (LPM_WIDTH=8, LPM_add_sub= ADD ; 8bitadder[ ].a = a[ ]; 8bitadder[ ].b = b[ ]; carry_out=8bitadder[7].cout; sum[ ]= 8bitadder[ ].sum Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 25 Vergleich der verbrauchten Ressourcen Gleiche Optimierungsbedingungen für den Addierer aber unterschiedliche Anzahl von Gattern verbraucht? Art der Ressourcen! Logische Zellen! Adder (logische Gleichung! Adder2 (Tabelle! 2! 2! 2! Hasards*! viele! wenige! keine! Adder3 (LPM- Bibliothek! So einfach geht es nicht, wir müssen erst den Zeitablauf in Ordnung bringen und Hasards studieren aber für statische Operationen, d.h. nach circa 2 bis 3 Gatterlaufzeiten stimmt das Ergebnis! * Risiken, die im Zeitablauf zu einem Fehler führen, siehe Hartmut Gemmeke, WS28/29, Einführung in die Elektronik, Vorlesung 2 26