4.Vorlesung Rechnerorganisation

Transkript

1 22. April Inhalt: 4.Vorlesung Rechnerorganisation technischer Hintergrund der von uns verwendeten Experimentierhardware kurze Einführung in das Altera Entwicklungssystem

2 22. April Motivation (Wozu Experimentierhardware?) Weiterführung und Anwendung der in der Digitaltechnik erworbenen Grundlagen Untermauerung des ganzen durch praktische Umsetzung auf reale Hardware Spaß und Freude bei den Versuchen (hoffentlich :-)

3 22. April Wie setzen wir etwas in reale Hardware um? einzelne Grundgatter wollen wir nicht zusammenlöten wir greifen auf programmierbare Hardware zurück Gleich vorab: Unter programmierbarer Hardware verstehen wir keine Hardware, auf der eine Art Computerprogramm ablaufen kann!!! Vielmehr verstehen wir darunter eine massiv-parallele Ansammlung von mehr oder weniger beliebig verbindbaren und konfigurierbaren Grundkomponenten (Gatter, FlipFlops, etc.).

4 22. April Bewertung programmierbarer Hardware Größe: Anzahl der Gatteräquivalente (Gate Count) Speed: maximale Toggle Frequenz von FlipFlops

5 22. April Bewertung programmierbarer Hardware Größe: Anzahl der Gatteräquivalente (Gate Count) Speed: maximale Toggle Frequenz von FlipFlops Vorsicht! Es ist nicht alles Gold was glänzt! Gate Count schließt oft Spezialkomponenten wie z.b. integrierte Speicherblöcke ein; für Logik in dem Sinne sind diese jedoch in der Regel nicht brauchbar

6 22. April Die max. Taktfrequenz einer Schaltung hängt vielmehr davon ab, wie leistungsfähig die kombinatorische Logik zwischen den FlipFlops ist (Durchlaufzeit, Anzahl der Eingänge pro Logikblock,...)

7 22. April Arsenal an programmierbarer Hardware PAL (Programmable Array Logic) oder GAL (Generic Array Logic) letztere sind wiederprogrammierbar bis mehrere hundert Gatterequivalente basieren auf PLA Strukturen und sog. Makrozellen für relative kleine Dinge geeignet ( Glue Logic ) auf dem absterbenden Ast

8 22. April CPLD (Complex Programmable Logic Device) Weiterführung des PAL/GAL Konzeptes mehrere PAL/GAL Strukturen sind in einem Chip integriert und zumeist durch EINE Verbindugsstruktur (meist Matrix basiert) verbunden,,bauernhofarchitektur Funktionsblöcke gruppieren sich um Verbindungsressource schlecht skalierbar in der Regel sind diverse Spezialkomponenten vorhanden (wie z.b. Speicher) bis mehrere zehntausend Gatterequivalente halten ihre Konfiguration in der Regel nach Abschalten vergleichsweise schnell

9 22. April FPGA (Field Programmable Gate Array) komplett andere interne Struktur Logik wird in der Regel durch sog. Lookup Tables anstelle von PLA Strukturen realisiert regelmäßige Struktur (Array),,Großstadtarchitektur Funktionsblöcke und Verbindungen sind gleichmäßig in einem Raster verteilt gut skalierbar (in Bezug auf Logikressourcen) ebenfalls Einbindung von Spezialkomponenten (bis hin zu kompletten Prozessoren) bis mehrere millionen Gatterequivalente verlieren ihre Konfiguration in der Regel nach Abschalten Geschwindigkeit stark von Plazierung abhängig

10 22. April Wann was verwenden? CPLDs meist für Kontrollpfad intensive und FPGAs meist für Datenpfad intensive Designs Welchen CPLD oder FPGA Typ verwenden? Man muss es im Gefühl haben :-) übliche Vorgehensweise: Welche Typen gibt es? Welche Eigenschaften haben diese jeweils? Welche Anforderungen stellt das Design? Welche speziellen FPGA Features könnten u.u. besonders hilfreich sein? bei unseren,,spielereien ist dies relativ unkritisch

11 22. April Übungsgrundlage bei uns: Altera Evaluation Board und Entwicklungssoftware wichtige Bestandteile des Boards: jede Menge Schalter und Leuchtdioden ein MAX7000 CPLD mit 2500 Gatterequivalenten (von uns nicht benutzt) ein FLEX10K FPGA mit Gatterequivalenten

12 22. April Sonstige (für uns interessante) Eigenschaften der PLDs: MAX ist EEPROM basiert, d.h. Konfiguration bleibt auch nach Ausschalten erhalten FLEX ist SRAM basiert, d.h. Konfiguration geht nach Ausschalten verloren innere Struktur beider ist verschieden (siehe oben) allgemein betrachtet: Ansammlung von prog. Logikzellen und Verbindungsleitungen Für mehr Details siehe Datenblätter

13 22. April Programmierung der Chips: Board wird mit Parallelport des Entwicklungsrechners über spezielles Kabel verbunden hineinladen der Konfiguration (*.sof bei FLEX) mittels Enticklungssoftware

14 22. April Design Flow: Design erstellen / ändern Design compilieren / synthetisieren Design simulieren Chip konfigurieren

15 22. April Design erstellen / ändern Design compilieren / synthetisieren Design simulieren Chip konfigurieren Design Flow: Design erstellen/ändern: Eingabe des Designs auf grafischem (Graphic Editor) oder textuellem Weg Graphic Editor ist nur für kleine Spielereien oder Strukturbeschreibungen geeignet bei textueller Eingabe wird eine Hardwarebeschreibungssprache verwendet (bei uns VHDL) Festlegung von Schaltkreistyp und IO Pins

16 22. April Design Flow: Design erstellen / ändern Design compilieren / synthetisieren Design simulieren Design compilieren/ synthetisieren: Design auf syntaktische (nicht semantische!) Korrektheit checken Design durch Compiler jagen (ähnlich einem Programmiersprachencompiler) Umsetzen des Designs auf ausgewählten Schaltkreis Chip konfigurieren

17 22. April Design erstellen / ändern Design compilieren / synthetisieren Design simulieren Chip konfigurieren Design Flow: Design simulieren: Design auf Funktionalität prüfen prinzipiell ist funktionelle oder reale Simulation möglich (ohne bzw. mit mehr oder weniger realen Verzögerungszeiten); bei MAX+plus II geht nur reale Simulation Funktion des Designs lässt sich vor realem Einsatz überprüfen (wenigstens die prinzipielle Funktionalität)

18 22. April Welche Aufgaben übernimmt das Entwicklungssystem noch? Umsetzen von abstrakten Beschreibungen in Gatter und FlipFlops (die eigentliche Synthese) Minimierung des Designs um die Minimierung einfacher boolescher Gleichungen braucht man sich nicht kümmern Handling hierarchischer Designs (geschachtelter Blöcke)

19 22. April Beispiel: Einfaches UND Gatter Wir wollen zunächst den grafischen Editor verwenden. 1. neues Projekt beginnen File New; Graphic Editor File (.gdf) Schaltkreistyp auswählen Assign Device; Family FLEX10K, Device EPF10K70RC240-4 File Save as; z.b. als und1.gdf File Project Set Project to Current File

20 22. April Schaltung erstellen Rechtsclick Enter Symbol; and2 aus max2lib\prim auswählen genauso 2x Input und 1x Output hinzufügen Leitungen ziehen Eingänge und Ausgang benennen; Rechtsclick auf Pin Edit Pin Name (z.b. Eingänge A und B, Ausgang Y) Pinnummern zuweisen Assign Pin/Location/Chip z.b. A auf Pin 28 und B auf 29, Y auf 139

21 22. April Schaltung simulieren zunächst ein sog. Vector File als Stimulus erstellen: und1.vec mit externem Texteditor unit ns; start 0; stop 200; interval 1; radix bin; inputs a b; pattern 0> > > > 1 1 ; outputs y;

22 22. April File Project Save, Compile & Simulate Open SCF Waveform Viewer öffnet sich und das Verhalten kann begutachtet werden 4. Chip konfigurieren MAX+plus II Programmer JTAG Multi Device JTAG Chain Setup je nach Board Konfiguration einstellen und Programmfile für EPF10K70 auswählen (und1.sof) im Programmer mit Configure das Design in den Chip laden

23 22. April Funktioniert die Schaltung wie erwartet?

24 22. April Funktioniert die Schaltung wie erwartet? Offensichtlich nicht. Problem: Die Schalter liefern eine 1 im Ruhezustand (sind Low aktiv) und die LEDs werden ebenfalls mit einem Low Pegel eingeschaltet. Frage: Welche logische Verknüpfung ergibt sich, wenn wir einen gedrückten Taster als 1 und eine leuchtende Diode als 1 betrachten?

25 22. April gegeben: gesucht: Y = A&B LED = Y, A = S1, B = S2 LED = f(s1, S2)

26 22. April gegeben: Y = A&B LED = Y, A = S1, B = S2 gesucht: LED = f(s1, S2) einsetzen und umformen: LED = S1&S2

27 22. April gegeben: Y = A&B LED = Y, A = S1, B = S2 gesucht: LED = f(s1, S2) einsetzen und umformen: LED = S1&S2 LED = S1&S2

28 22. April gegeben: Y = A&B LED = Y, A = S1, B = S2 gesucht: LED = f(s1, S2) einsetzen und umformen: LED = S1&S2 LED = S1&S2 LED = S1 + S2 ODER Verknüpfung

29 22. April Frage: Was müssen wir tun, um bzgl. des Verhaltens von Taster und LED eine UND Verknüpfung zu erhalten?

30 22. April Frage: Was müssen wir tun, um bzgl. des Verhaltens von Taster und LED eine UND Verknüpfung zu erhalten? 2 Möglichkeiten: an Eingänge A und B sowie an den Ausgang Y jeweils einen Inverter zwischenschalten

31 22. April Frage: Was müssen wir tun, um bzgl. des Verhaltens von Taster und LED eine UND Verknüpfung zu erhalten? 2 Möglichkeiten: an Eingänge A und B sowie an den Ausgang Y jeweils einen Inverter zwischenschalten anstelle des UND Gatters gleich ein ODER Gatter verwenden Denn wir haben bereits gesehen, dass die Negation der Eingänge und des Ausgangs zum Umschalten der logischen Funktion führt (demorgan)

32 22. April Probleme bei grafischem Designentwurf grafische Ansicht erscheint auf den ersten Blick intuitiv nachvollziehbar und optimal Aber die Überschaubarkeit lässt sehr schnell nach, je mehr Gatter bzw. Komponenten verwendet werden abstraktere Dinge, wie z.b. State Machines lassen sich schlecht im Sinne eines Schaltplanes repräsentieren

33 22. April besser geeignet: Hardwarebeschreibungssprache z.b. ABEL, Verilog, VHDL, SystemC,... Wir werden VHDL verwenden (Very High Speed Integrated Circuit Hardware Description Language) mehr dazu in Übung 1