Programmierbare Logik mit GAL und CPLD

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1 2008 AGI-Information Management Consultants May be used for personal purporses only or by libraries associated to dandelon.com network. Programmierbare Logik mit GAL und CPLD in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie von Christian Ellwein R.Oldenbourg Verlag München Wien 999

2 Inhaltsverzeichnis Vorwort GAL, CPLD und Abgrenzung zu anderen programmierbaren Bausteinen Warum programmierbare Bausteine? Überblick über verschiedene Bausteine PLD-Bausteine Speicher Sonstige programmierbare Bausteine Die ISP-Technologie Synthese oder Basteln"? Schaltnetze Kurze Vorstellung wichtiger Verknüpfungen XOR - Verknüpfung NOR- und NAND - Verknüpfung Vereinfachung von Schaltnetzen Theoreme mit einer Variablen und einer Konstanten Theoreme mit einer Variablen De-Morgansches Gesetz Synthese von Schaltnetzen Das Problem in verbaler Form Festlegung der Ein- und Ausgangsvariablen Erstellen der Wahrheitstabelle Bestimmen der logischen Verknüpfungsschaltungen Realisierung mit einem Entwicklungswerkzeug Schaltwerke Flipflops RS-FF T-FF D-FF Allgemeine Struktur eines Schaltwerkes aus Schaltnetz und Speicher (Moore-Struktur) Mealy-Struktur Beschreibung von Schaltwerken DC

3 VI Schaltfolgetabelle Zustandsdiagramm Hardwarebeschreibungssprachen Betriebsarten von Schaltwerken Synchroner Betrieb Asynchroner Betrieb Synthese von Schaltwerken Erstellen der Schaltfolgetabelle oder des Zustandsdiagramms Realisierung mit einem Entwicklungswerkzeug Die Wechsel-Block-Methode Grundlagen Synthese von Schaltnetzen mit der Wechsel-Block-Methode Synthese von Schaltwerken Beispiel zur Wechsel-Block-Methode Technische Beschreibung der GAL Das ispgal22v Register-Modus Tristate-Modus Kombinatorischer Modus Emulation von PAL mit GAL Interner Aufbau des ispgal22v UND-Matrix Ein-/Ausgänge Programmierung des GAL Namenserweiterungen für Variablen Sonstige Möglichkeiten des ispgal22v Timing des ispgal22v 6 Technische Beschreibung der CPLD Die Verbindungsmatrix Das Mini-GAL Die I/O-Zellen Das Timing von CPLD Designstrategien bei CPLD Ausgangsspannungen bei CPLD Bausteine verschiedener Hersteller Bausteine von Altera Allgemeines Die MAX Familie Die MAX Familie

4 VII Die Programmierung der MAX-Bausteine Die FLEX-Bausteine von Altera Bausteine von Atmel Allgemeines DieATF500AS-Familie Bausteine von Cypress Flash370i-Generation Erweiterte Eigenschaften der Ultra37000-Familie Die Programmierung Bausteine von Lattice Allgemeines plsi- und isplsi 00/E-Familie isplsi 2000-Familie isplsi 3000-Familie isplsi 6000-Familie Die Download-Software Das Download-Kabel bei Lattice Bausteine von Philips Allgemeines Das Mini-GAL bei Philips Die Verbindungsmatrix (ZIA) Sonstige Eigenschaften der Philips CPLD Bausteine von Vantis Allgemeines MACH und MACH 2-Bausteine MACH 4-Bausteine MACH 5-Bausteine Die Programmierung der MACH CPLD Die Bausteine von Xilinx Allgemeines Die XC9500-Familie Die Programmierung der XC Vergleich der Bausteinfamilien Der PREP-Benchmark Checkliste für die Auswahl von CPLD 63 7 Die ISP-Technologie Vorteile der ISP-Technologie Möglichkeiten der Programmierung von ISP-Bausteinen Unterschiede zwischen den Schnittstellen der ISP-Bausteine Hard- und Software bei der In System Programmierung Das Download-Kabel In-System-Programmierung bei Lattice 74

5 VIII In-System-Programmierung über den JTAG-Port Probleme durch die Dateigröße JAM - ein Lösungsansatz von Altera ispstream - ein Lösungsansatz von Lattice Entwicklungssoftware Synario Installation Überblick Der Schaltplan-Editor Hierarchische Strukturierung des Designs Properties LOGiC/2 MAX+plus II Xilinx Foundation Series Software pds Starter Software Warp Entwicklungsboards Allgemeines XPLA-Prommer Designbeispiele Eingabe in Tabellen und Gleichungen Beschreibung des Designs in der LOGiC/2-Syntax Erklärung der LOGiC/2-Syntax Eingabe als Schaltplan Eingabe als VHDL-Skript Beschreibung des Designs in der VHDL-Datei Erklärung der VHDL-Datei CD-ROM Adressen Postadressen Interessante Internet-Seiten Glossar Literaturaneaben Stichwortverzeichnis 234