Verlustleistungsreduzierung in Datenpfaden

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Kajetan Hochberg
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1 Verlustleistungsreduzierung in Datenpfaden F. Grassert, F. Sill, D. Timmermann

2 Inhalt Motivation Analyse der Ausgangssituation Verlustleistung in der Schaltungstechnik Selbstgetaktete dynamische Logiken Ergebnisse Zusammenfassung

3 Motivation zur Verlustleistungsreduktion Portable Geräte Standgeräte Längere Laufzeit Kleine Batterien geringere Größe und Gewicht Steigende Funktionsvielfalt Weniger Verlustleistung bedeutet weniger Abwärme weniger Kühlung, leiser, erhöhte Haltbarkeit Leistungsfähigkeit nicht von Temperaturbeständigkeit abhängig

4 Analyse der Verlustleistung (1) Verbrauch in Geräten Peripherie Datenverarbeitung Laufwerke Anzeige Stromversorgung Programmierbare Mikroprozessoren & DSPs ASICs Speicher Batterie DC-DC Konverter Modem Kommunikation Funksender, -empfänger

5 Analyse der Verlustleistung (2) Verteilung der Verlustleistung bei einem Computer: CPU / Speicher 21% Anderes 7% Anzeige 36% z.b. Anteile am gesamten Leistungsverbrauch eines PDA: Prozessor (StrongARM1100) 42-50% - Proz. 95% idle: 206 MHz - MPEG-1 mit Audio: 206 MHz LCD: 15% vom Gesamtverbrauch (30-40% in Notebooks) Festplatte 18% Funknetzwerk 18% Hoher Energiebedarf bei der Datenverarbeitung

6 Analyse der Verlustleistung (3) Verteilung der Verlustleistung in einer CPU: Datenpfad Takt Speicher Control, IO Resultierende Ansatzpunkte zur Reduktion der Verlustleistung: Takt Datenpfad ABER: höchste Leistungsfähigkeit soll erhalten bleiben

7 Schaltungstechnik Aufbau aus CMOS (Complementary Metal-Oxid Semiconductor) Transistoren: Wirken wie Schalter: N-Transistor schaltet bei HIGH am Eingang, P-Transistor schaltet bei LOW am Eingang Bei gleicher Größe, N-Transistor ca. doppelt so schnell wie P-Transistor Inverter, Aufbau: Inverter, Funktion: Eingang = LOW Eingang = HIGH Eingang Ausgang LOW HIGH HIGH LOW

8 Zusammenhänge auf Transistorebene Inverter - stark vereinfachte parasitäre Kapazitäten: 2C Knoten 2C C C 2C 2C C C C Kapazität Trans.größe

9 Zusammenhänge auf Transistorebene Inverter - stark vereinfachte parasitäre Kapazitäten: 2C R Knoten 2C C Geschwindigkeit wird durch den Lade-/Entladevorgang der Lastkapazität über den Widerstand R eines Transistors bestimmt: t R. C L C C L 2C C C Kapazität Trans.größe 2C C Transistorengröße C ; 1/R Größere Transistoren kleinerer Widerstand größere Eingangskapazität Folgende Eingänge stellen die Last des Ausgangs dar Verschiebung des Problems zum Eingang

10 Verlustleistung Ursache: Ladung / Entladung der parasitären Kapazitäten Verlustleistung (stark vereinfacht): P = a. C. L f. Clk V 2 DD Ansatzpunkte: 3. Aktivität 1. Spannung 2. Kapazität 4. Taktfrequenz Zu beachten: Geschwindigkeit sinkt mit kleineren Spannungen!

11 Dynamische Logik Aufladen Eingänge n-block Aufladen Ausgang Berechnen Takt Ausgang Eingänge Aufladen Berechnen Aufladen des Ausgangs

12 Dynamische Logik Berechnen Eingänge n-block Aufladen Ausgang Berechnen Takt Ausgang Eingänge Aufladen Berechnen Aufladen des Ausgangs Entladung abhängig von den Eingängen

13 Dynamische vs. Statische Logik Grober Vergleich eines Inverters: statisch dynamisch Ausgang Eingang Ausgang Eingang zusätzlich Logische Funktion Reduzierung der Anzahl der Logik-Transistoren auf 1/2 Reduzierung der Kapazität auf 1/3 Reduzierung der Kapazität Erhöhung der Geschwindigkeit Pro Gatter zwei zusätzliche Transistoren, jedes Gatter verursacht Taktlast Dynamischer Knoten teilweise ohne Verbindung zu V DD oder Masse

14 Dynamische Logiken - Probleme Kaskadierung schwierig z.b. DOMINO-Logik Keine invertierenden Funktionen, daher häufig Anwendung als Dual-Rail: - Für jede Funktion existieren zwei Gatter: eines erzeugt das nichtnegierte, das zweite Gatter das negierte Ausgangssignal Verlustleistung hängt nicht mehr vom Wechsel der Eingangssignale ab, sondern vom Zustand der Eingänge Jedes kombinatorische Gatter benötigt ein Taktsignal

15 Anwendung Self-timed Schema Verschiedene logische Funktionen Mindestens eine logische Funktion schaltet immer und lädt den entsprechenden Ausgang um In In Out 1 n-block Out 2 n-block Takt Out 1 Out 2 In Aufladen Berechnen

16 Anwendung Self-timed Schema Verschiedene logische Funktionen Mindestens eine logische Funktion schaltet immer und lädt den entsprechenden Ausgang um In In Out 1 n-block Out 2 n-block Takt Out 1 Out 2 In Aufladen Berechnen

17 Asynchronous Chain (AC) TSPC* Clock Clock Clock Clock Clock Global Clock Slave Dual-rail dyn. logic... Slave Dual-rail dyn. logic Slave Dual-rail dyn. logic Master 1 Dual-rail dyn. logic Master 2 Dual-rail dyn. logic Master 3 Dual-rail dyn. logic Extern synchroner Block Eingangs- und Ausgangssignale Globaler Takt Realisiert Registerfunktion: keine zusätzlichen Latches Anwendung nur in Datenpfaden (geringe Laufzeitunterschiede) *True Single Phase Clock

18 Vergleich (Tool, nicht optimiert) Dynamisch: Stat. CMOS TSPC DOMINO AC-TSPC ~500MHz (ns) 23,4 31,2 11,7 7,8 Power ohne gl. Takt (mw/ghz) Taktlast (Minimum Trans.) ~576 ~2205 ~2034 ~370 Power*Delay (10-9 Ws) 3,322 9,610 4,116 5,460 Ergebnisse von 4-bit Multiplizierern; approximiert für eine Taktperiode von 1,95ns SCMOS: Aktivität ca. 20%; 96 Register; DOMINO: 48 Register

19 Power-Delay-Produkt Für aussagekräftige Vergleiche muss die Zeit in die Metrik mit einbezogen werden. Niedriges Power-Delay-Produkt: Niedriger Energieverbrauch! Leistung Gleiche Energie (Gebiet unter den Kurven) dynamische Logik statische Logik Zeit

20 Vergleich (Tool, nicht optimiert) Dynamisch: Stat. CMOS TSPC DOMINO AC-TSPC ~500MHz (ns) 23,4 31,2 11,7 7,8 Power ohne gl. Takt (mw/ghz) Taktlast (Minimum Trans.) ~576 ~2205 ~2034 ~370 Power*Delay o. Takt (10-9 Ws) 3,322 9,610 4,116 5,460 P*D mit Takt (geschätzt, 10-6 Ws) Ergebnisse von 4-bit Multiplizierern; approximiert für eine Taktperiode von 1,95ns SCMOS: Aktivität ca. 20%; 96 Register; DOMINO: 48 Register

21 Zusammenfassung Hohe Verlustleistung durch Takt und Datenpfad Ursache: parasitäre Eingangskapazitäten Reduzierung der geschalteten Kapazitäten durch dynamische Schaltungstechniken höchste Geschwindigkeit und reduzierter Energieverbrauch ABER: neue Probleme bei der Umsetzung, jedoch lösbar Ergebnisse: Optimierung des Power-Delay-Produktes durch Latch-freie Struktur (Verringerung der Verzögerung, da keine Register) Erhebliche Reduzierung des Leistungsverbrauches durch dynamische Single- Rail Logiken möglich, aufgrund reduzierter Eingangskapazitäten

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