Rechnerarchitektur WS 2003/2004. Klaus Waldschmidt. Literatur. Vorlesungsbegleitende Unterlagen

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1 Rechnerarchitektur Vorlesungsbegleitende Unterlagen WS 2003/2004 Klaus Waldschmidt Seite 1 Literatur Rechnerarchitekturen Christian Märtin Fachbuchverlag Leipzig im Carl Hanser Verlag, 2001 Rechnerarchitektur Mario Dal Cin B.G. Teubner Verlag, Stuttgart, 1996 Processor Architecture - From Dataflow to Superscalar and Beyond Jurij Silc, Borut Robic, Theo Ungerer, Springer Verlag, 1999 Mikrocontroller und Mikroprozessoren Uwe Brinkschulte, Theo Ungerer, Springer Verlag, 1998 Rechnerarchitektur John L. Hennessy, David A. Patterson vieweg Verlag, 1990 Parallelrechner Klaus Waldschmidt Teubner Verlag, 1995 Seite 2 1

2 Rechnerarchitektur Vorlesungsbegleitende Unterlagen WS 2002/2003 Klaus Waldschmidt Teil 1 Technologische Entwurfsgrundlagen Seite 3 Seite 4 2

3 Networked systems of the future ambient intelligence ubiquitous computing Networked Systems disappearing computer pervasive computing Seite 5 Typischer Aufbau quasi-analoger Systeme A AD/DA AD/DA AD/DA D AD/DA Seite 6 3

4 System on Chip Functional and technology aspects Analog/Digital Systems: Technology Aspects: Components, Interfaces + Technologies Process Combinations necessary Physical Interfaces Binary Interfaces System-on-Chip Antenna RF FPGA/ ASIC FPFA Memory AMP Video Sensors ADC Bus Communication / Interface DAC Audio Cable Data Link DSP CPU Clk Transmitter Control Power Management Power Seite 7 Mikroprozessoren Kernschaltung der modernen analogen und digitalen Schaltungstechnik Zunehmende Bedeutung als Maß des technologischen Fortschritts in der VLSI Technologie Technische Komponente der modernen Informationsgesellschaft Seite 8 4

5 Modern processor chips Microphotographs of processor chip layout Intel Pentium Processor Intel Pentium IV IBM Power PC 750 Analog Devices ADSP Altera FPGA with ARM-core System-on-Chip (Bluetooth SoC: Eynde et al., Alcatel, 2001) Seite 9 T e c h n o l o g i e Parameter +/- Seite 10 5

6 Die Technologie M 1M 100K 10K CMOS Bis zum Ende der Moore-Aera Pentium Kupfer auf der Verdrahtungsebene (?) Noch edlere Metalle Optische Verbindungsstrukturen P IV P III Seite 11 Die Skalierung 0,2 0,15 0,1 0,05 Strukturgröße [µm] Jahr Strukturgröße [µm] Flächenskalierung mit c , , , , , , , , ,04 Laufzeitskalierung aktiver Elemente mit c Konstante Laufzeitskalierung auf den Verbindungsleitungen Laufzeiten werden von den Leitungslaufzeiten dominiert Leitungsorientierter statt logikorientierter Entwurf Seite 12 6

7 Planartechnik Schutzoxid Metallebene 3 Zwischenoxid 4 Metallebene 2 Metallebene 2 Zwischenoxid 3 Metallebene 1 Zwischenoxid 2 Polysilizium Zwischenoxid 1 Transistor Substrat Seite 13 Vertiefungmodul: Laufzeiten auf RC-Leitungen R 1 R 2 R n U E C 1 C2 C n u n Spannung am Knoten bei Eingangsspannung U E U ( t) = U n E du n j j ( C j j= 1 dt i= 1 R i Laufzeit t d bis zum Knoten n: td ( U U ( t)) dt = n E n i 0 j= 1 i= 1 j R C u j j Strom durch C am Knoten j Gesamt-R bis Knoten j Näherungslösung: t d = R C 0 0 n( n + 1) 2 R0, C0 und n auf 1 µm bezogen Seite 14 l = Leitungslänge 7

8 Typische Verzögerungszeiten integrierter Leiterbahnen Kapazität ff/µm Widerstand Ω/µm Verzögerungszeit Ns für 1mm 3µm Metall C MF 0,1 R M 0,02 t dm 0,001 Polysilizium C PF 0,15 R P 17 t dp 1,3 N-Diffusiion C JN 1,8 R D 7 t dd 6,3 Seite 15 Messpunkt 1 Messpunkt 2 Messpunkt 3 Messpunkt 4 V V V V R 1 R 2 R 3 V C1 350fF C2 350 ff C3 350 ff Masse Seite 16 8

9 Seite 17 Die Technologiegrenze Die Fertigung von Strukturen in Dimensionen unter 0,1 µm ist lithographisch sehr schwierig. $ Unter den heute erzeugbaren Reinraumbedingungen ist bei Chips der Größe 500mm 2 mit durchschnittlich1 Fehler pro Chip zu rechnen Deutliche Verteuerung der Chipherstellung Geringere Ausbeute (yield) Seite 18 9

10 Der Takt Im Bereich von 1GHz Taktfrequenz legt Licht in 1 Taktzyklus im Vakuum ca. 30 cm zurück. In Halbleitern werden maximal 3cm erreicht. Bei 10GHz befinden sich bereits 10 Taktzyklen auf einer 3cm langen Leitung. Taktphasenverschiebungen müssen beim Entwurf berücksichtigt werden Seite 19 Die Betriebsspannung 1,5 1,0 0,5 Jahr Spannung High Spannung Performance Low Power [V] [V] ,8 1, ,8 1, ,5 1, ,5 1, ,5 1, ,2 0, ,2 0, ,9 0, ,6 0, ,6 0,3 Die Betriebsspannung kann technologisch bedingt kaum unter 1V gesenkt werden. Spannung High Performance [V] Spannung Low Power [V] Probleme bei der Abführung der Verlustleistung Seite 20 10

11 Speichertechnologie Die Kapazität skaliert quadratisch mit der Chipfläche bei konstanter Zugriffszeit CPU Caches können die Speicherzugriffslücke wegen begrenzter Lokalitätseigenschaften typischer Programme nur unzureichend schließen Memory Bei Erhöhung der Taktfrequenz der Prozessoren wächst die Speicherzugriffslücke Seite 21 Geringe Auswirkung hoher Frequenzen auf die Ausführungsgeschwindigkeit von Programmen Speichertechnologie Leistungsverbrauch Eine gute Speicherhierarchie bewirkt einen hohen Leistungsverbrauch (Power Consumption). Allein die Caches verbrauchen ca. 25% der Gesamtleistung eines Prozessorchips. Segmentierungs- und Power managementtechniken helfen, diesen Zielkonflikt zu lösen. Moderne mobile Rechneranwendungen erfordern einen möglichst niedrigen Leistungsverbrauch. Es besteht daher ein Zielkonflikt (trade off) hinsichtlich guter Performance und geringem Leistungsverbrauch. CPU kernel instructions other instructions Kernel Memory (klein, schnell) Instructrion Cache (klein) gemeinsamer Adressraum Off-Chip memory Seite 22 11

12 Unbalanced von Neumann CPU vn bottleneck caches,... Seite 23 SIA-Roadmap Jahr Chipgröße [µm²] Transistoren/ Chip [Mio] , , , Jahr Frequenz [Mhz] Leistungsaufnahme [W] Chipgröße [µm²] Transistoren/Chip [Mio] Frequenz [Mhz] Leistungsaufnahme [W] Seite 24 12