ASIC-Fertigung. Vom Sand zum hochkomplexen Chip. A. Steininger / TU Wien

Transkript

1 ASIC-Fertigung Vom Sand zum hochkomplexen Chip 1

2 Überblick Motivation für ICs Entwicklungstrends in der IC-Technik Aufbau & Fertigung eines Chips Moderne Formen von Chips (MCM, SOC) Kosten & Ausbeute Grenzen der Technologie 2

3 Warum Integrated Circuit? Schaltung wird kleiner schneller leistungsfähiger stromsparender störsicherer billiger einfacher wartbar schwerer kopierbar... 3

4 Kleiner % /Jahr 25% /Jahr 16% /Jahr 22nm 15nm 0.002µm Stand 2002: Gate-Länge 75nm (Prozessor) 107nm (ASIC) Leiterbahnabstand 115nm (DRAM) 130nm (Prozessor) Größe einer Zelle 0,1µm 2 (DRAM)

5 Schneller % /Jahr +10% /Jahr 30GHz 3ns / 333MHz 0,6ns / 1,5GHz Stand 2002: Taktfrequenz 2,5 GHz DRAM-Zugriff Single: 15ns 66MHz Burst: 3ns 333MHz

6 Leistungsfähiger ,2Gbit/7,2GTrans 1,2GTrans +33% /Jahr 37Gbit +28% /Jahr +26% /Jahr Stand 2002: Speicherdichte DRAM: 0,7 Gbit/cm 2 SRAM: 40 Mbit/cm 2 Logikdichte SRAM: 240MTrans/cm 2 Logik: 50MTrans/cm

7 Das Moore sche Gesetz Die Komplexität verdoppelt sich alle 1,5 Jahre 7

8 Komplexitätsmaße Transistoren 1970: ca : weit über 10 Millionen Gate Count Anzahl der äquivalenten 2-Input NAND-Gatter Prozeßtechnologie ( x µm ) Länge des kleinsten Transistors Feature Size λ ist die Hälfte davon 8

9 Billiger % /Jahr Stand 2002: Herstellungskosten DRAM: 70 ct /Mbit Prozessor: 5 ct / Mio. Trans. 1 const. 0,55ct 0,04ct Testkosten >50% der Herstellungskosten

10 Aufbau digitaler Logik feste Verbindungen (Verdrahtung) Schaltbare Verbindungen Isolation 10

11 Bestandteile eines Chips Feste Verbindungen: Polykristallines Silizium ( Poly-Si ) Aluminium bzw. Kupfer Schaltbare Verbindungen Dotiertes Silizium ( n-si, p-si ) Isolation Silizium-Dioxid (SiO 2 ) 11

12 Der MOS-Transistor Poly-Silizium (Kontakte) Silizium-Dioxid (Isolator) n-dotiertes Si p-dotiertes Si ( Substrat ) Metall (früher) Oxid Semiconductor (Si) 12

13 Rohmaterial für einen Chip 13

14 Silizium diamantähnliche Kristallstruktur Leitfähigkeit stark Temperaturabh. bei 20 C schlecht bei 0K Isolator Halbleiter Vorkommen Erdkruste (27,8 %) Sand, Quarz, Kiesel,

15 Ein fertiger Chip Die ( chip ) Bonding Package 15

16 Chipfertigung im Überblick Silicon ingot Blank Wafers Slicer 20 to 30 processing steps Bond die to package Tested dies Die tester Individual dies Dicer Patterned wafers Packaged dies Tested packaged dies Part tester Ship tp customers 16

17 Vom Sand zum Wafer SiO 2 hoher Reinheit (99%) (Felsquarz, Seesand) div. Mahl- und Schmelzprozesse polykristallines Reinst-Si (10-9 = 99, %) Tiegelziehen nach Czochralski (bei über 1400 C) Si-Einkristall mit definierter Orientierung Schneiden mit Diamantsäge 17

18 Vom Wafer zum Chip Oxidation: Si SiO 2 Isolator Dotierung: Si n-si bzw. p-si Schalter Anlagerung Cu, Al Verbindung Photolithographie zur gezielten Beschränkung der Prozesse Abbildung der gewünschten Strukturen Ätzen Zum selektiven Entfernen von Oxid bzw. Metall 18

19 n-dotierung Es werden vereinzelt 5-wertige Atome in das Si-Kristallgitter eingepflanzt. Ein Elektron ist jeweils nicht am Gitter beteiligt => frei n-silizium p-silizium : 3-wertige Atome eingepflanzt 19

20 Photolithographie: Beispiel (3) Entwickeln und Reinigen (1) Photolack aufbringen (4) Ätzen und Reinigen 20 (2) Belichtung mit UV (5) Ionenimplantation (Dotieren)

21 Aufbau eines Die Zellen: die Transistoren / Zellen benötigen Layers (Diffusionsprozesse auf dem Silizium) Interconnect: für die Verbindungen stehen weitere Layers zur Verfügung (Metallisierung) für jeden Layer gibt es eine Maske 21

22 Zweck der Masken Zur Erreichung der gewünschten Strukturen müssen die Prozess-Schritte gezielt auf kleine Bereiche angewandt werden. Diese strukturelle Information ist auf Masken gespeichert (vgl. Schablone) Photolack wird auf die gesamte Oberfläche aufgebracht, danach über die Maske belichtet. In den belichteten Bereichen lässt sich der Lack abwaschen, in den nicht belichteten verbleibt er als Abdeckung. 22

23 Beispiel für Masken n well p well n diff p diff poly contact metal 1 via metal 2 23

24 Feature Size λ kleinste darstellbare Strukturgröße Maß für den Technologiefortschritt Angegeben wird meist die Kanallänge 2λ Diese liegt derzeit (2002) bei 0.13µm Vergleiche: menschl. Haar: 100µm Staubkorn: 50µm Mit der Feature Size sinkt die Fläche des Transistors ( λ 2 ) steigt die Geschwindigkeit des Transistors ( λ) sinkt der Leistungsverbrauch des Transistors 24

25 Typische Prozessparameter Kanal: Länge L: 2λ Breite W: 3λ Oxid: Dicke T ox < 1nm (= wenige Atomlagen!) Diffusionsbereich: Länge 3λ Metall-Verbindungen: Breite 3λ Abstand 3λ T OX L W 25

26 Interconnect Cu-M6 Cu-M6 Via 5 Cu-M5 M5 M5 Via 4 Cu-M4 M4 Via 3 Cu-M3 M3 M3 Via 2 Via 2 Cu-M2 M2 M2 Via 1 Via 1 Cu-M1 PE-OX Cu-M1 Cu-M1 PE-PSG HDP-OX Contact Poly Poly Poly W N-Well STI P-Well STI Mehrere Lagen aus Al bzw. Cu- Leiterbahnen verbinden die Transistoren, dazwischen jeweils Isolation & Durchkontaktierungen 26

27 Der bearbeitete Wafer Intel = 30 cm ( Pizza ) Dicke 0,5mm 27

28 Der Wafertest Jeder Chip wird mit Prüfspitzen kontaktiert und getestet Defekte Chips werden mit Farbe markiert 28

29 Der fertige Die Intel Pentium 4: 42 Mio Transistoren 2,5 GHz 0,13 µm (Stand 2002) 29

30 Packaging: Prinzip Der fertige Die wird mit Passivierung überzogen Der Chip kommt in ein Gehäuse (Package): mechanische Befestigung (die attach) und Kontaktierung der Anschlüsse (bonding) Schutz Standard-Kontaktierung auf der Leiterplatte Wärmeabfuhr 30 Flip-Chip : ohne Package auf Leiterplatte

31 Packaging: Beispiele 31

32 Bonding Dünne Drähte verbinden die Kontakte auf dem Die mit den Package- Pins 32

33 Packaging: Trends 33

34 Multichip-Module (MCM) mehrere Dies in einem Gehäuse billiger kleiner 34

35 System on a chip (SOC) ADC DSP DAC RAM 74xx CPU I2C USB ADC DAC DSP glue RAM CPU ROM Flash ROM Flash 74xx I2C USB alle für die Anwendung benötigten Funktionen werden auf einem Chip (Die) untergebracht weitere Platzersparnis 35

36 Test selbst bei perfekt fehlerfreiem Design gibt es noch Fehlerquellen im Wafer-Material bei der Lithographie in den Prozessen beim Packaging... Der Chip muss unbedingt getestet werden (Details siehe später) 36

37 Kosten und Ausbeute (Yield) Ausbeute: Anteil der funktionstüchtigen Chips in % bezogen auf alle produzierten Chips (= funktionstüchtige + defekte) siehe nächste Folie Design for Testability SOC, MCM, Flip-Chip _ IC = _ Die + _ Test + final test _ Packaging yield + Design + Licensing + Overheads... Ausbeute steht im Nenner, daher sehr kritisch 37

38 Kosten: Wafer und Chipfläche _ große Wafer Die = Wafer area Die area _ Wafer Dies Wafer Die 1+ ( Defects yield 1 Die area per area ) 2 hochreine Wafer Die Kosten steigen mit der 3.Potenz der Chipfläche! 2 38

39 Grenzen der Technologie für die weitere Miniaturisierung sind viele Grenzen abzusehen: physikalische Grundgesetze materialbedingte Grenzen strukturbedingte Grenzen fertigungsbedingte Grenzen wirtschaftliche Grenzen Grenzen des Interconnect bisher wurden Grenzen stets überwunden... 39

40 Grenzen der Miniaturisierung kleinste Ladungseinheit ist das Elektron e = -1, C Isolator bricht bei hoher Feldstärke durch Feldstärke = Spannung/Dicke = V DD /T ox Größe der Atome Si-Atom = 0.05nm, T ox < 10 Atomlagen Tunnelströme durch dünne Isolatoren steigen exponentiell an: - bei dünnerem Gate-Oxid - bei kürzerem Kanal 40

41 Miniaturis.: weitere Grenzen Wellenlänge des Lichts Sichtbarer Bereich: nm, UV ca. 150nm Molekülgröße des Photolacks Statistik der Dotation gilt nicht mehr Bald nur mehr wenige n- / p-atome je Diffusionsbereich Bändermodell gilt nicht mehr Die thermische Leitfähigkeit ist begrenzt Bei gleicher Leistung lokale Überhitzung am Transistor Investitionskosten machen das Risiko für neue Technologie bald untragbar 41

42 Der Transistor der Zukunft Strained Silicon gestrecktes Kristallgitter vermindert Kollisionen => schneller, höhere Ströme Gate aus Metall statt Poly-Si + High-k -Dielektrikum statt SiO 2 + Gate beidseitig vom Kanal (3D Struktur) Bessere Steuerbarkeit eines kurzen Kanals Silicon on Insulator (SOI) Substrat wird zuerst mit SiO 2 überzogen => Weniger Kapazitäten, weniger Leckströme 42

43 Mögliche Alternativen Quantencomputer Elektronenspin als Informationsträger Nanotubes zylindrische Röhrchen aus Kohlenstoff; erlauben Aufbau von Transistoren Molekular-Elektronik auf Basis von Benzolringen Transistor und Speicher 43

44 Grenzen der Geschwindigkeit Geschwindigkeit der Signalausbreitung Lichtgeschwindigkeit im Vakuum 30cm/ns im Medium typ. 20cm/ns (abh. von µ r und ε r des Materials) Geschwindigkeit der Ladungsträger Sättigungswert bei Si typ. 0,1 mm/ns RC-Delay ist nicht beliebig verkleinerbar R: Leitfähigkeit von Si ist begrenzt, R unabh. von λ C: Gate-Kapazität ist nicht beliebig verkleinerbar Interconnect-Technik Der derzeitige Stand ist für >10GHz völlig ungeeignet (Reflexionen, Störabstrahlung, Kopplung,...) 44

45 Grenzen der Komplexität Testaufwand Design for Test, Built-in Self-Test Produktivität der Design-Teams wächst nicht gemäß Moore s Law, Größe begrenzt => Design-Reuse, IP-Module, ASIP, bessere Tools Ausbeute (yield) on-chip repair Anzahl der Pins pro Gehäuse System on a chip Leistungsverbrauch Power-Management 45

46 Zusammenfassung (1) Die technologische Entwicklung im Bereich der ASICs ist höchst dynamisch. Der bekannteste Indikator dafür ist das Moore sche Gesetz: Die Komplexität (Anzahl von Transistoren in einem Design) verdoppelt sich alle 1,5 Jahre. Siliziumdioxid ist ein Isolator, polykristallines Silizium ein Leiter, und mittels Dotierung lassen sich mit Silizium auch Schalter (Transistoren) realisieren. Damit ist Silizium der ideale Ausgangsstoff für digitale Logik. 46

47 Zusammenfassung (2) Ausgehend vom Rohstoff Quarz wird über komplexe Fertigungsschritte ein Chip gefertigt: Schmelzvorgänge Photolithographie Dotierung Oxidation Metallisierung Mittels Masken werden die gewünschten Strukturen definiert. 47

48 Zusammenfassung (3) Der charakteristische Parameter einer Technologie ist die Feature-Size λ. Die einzelnen Transistor-Strukturen werden über den metallischen Interconnect verbunden. Der fertige Die wird getestet und in ein Gehäuse gepackt. Aktuelle Trends bei der ASIC-Fertigung sind Multichip-Module und System on a chip. 48

49 Zusammenfassung (4) Die Kosten für einen Chip sind wesentlich bestimmt durch Ausbeute, Chipfläche und Testkosten. Eine Reihe technologischer Grenzen scheint das weitere Wachstum der Entwicklung zu begrenzen. Bisher wurden solche Grenzen jedoch stets überwunden nicht zuletzt aufgrund der immensen Forschungsaufwände in diesem Bereich. 49