Prozessintegration und Bauelementearchitekturen

Transkript

1 Prozessintegration und Bauelementearchitekturen Einleitung Überblick über die Silicium-Technologie CMOS-Technik Bipolar und BiCMOS - Technik Speicher Grundlagen Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) Leistungsbauelemente Aufbau- und Verbindungstechnik Ausbeute und Zuverlässigkeit 1

2 Speicher - Grundlagen Übersicht über Speicherbauelemente ROM- (read only memory) Zellen: Speicherzellen, die nur gelesen werden können. Das Programmieren bzw. Löschen ist bei einigen Zellen Chip- oder Blockweise möglich: ROM (read only memory): maskenprogrammierter Speicher EPROM (erasable programmable ROM): lösch- und programmierbarer ROM (Löschen mit UV, Schreiben elektrisch) EEPROM (electrically ereasable programmable ROM) : elektrisch lösch- und programmierbarer ROM RAM- (random access memory) Zellen: Zellen mit freiem Zugriff, jede einzelne Zelle kann gelesen, programmiert oder gelöscht werden: DRAM (dynamic RAM): dynamischer Speicher SRAM (static RAM): statischer Speicher FRAM (oder FeRAM): ferroelektrischer Speicher (nichtflüchtig) MRAM : magnetoresistiver Speicher (nichtflüchtig) 2

3 Speicher - Grundlagen Einteilung der Speicherbauelemente Speicherbauelemente flüchtige Speicher nichtflüchtige Speicher SRAM DRAM EPROM EEPROM FLASH ROM FRAM MRAM El. Rückkopplung Ladungsspeicherung Ladungsspeicherung Verschaltung Polarisation Magnetfeld 3

4 Speicher - Grundlagen Eigenschaften der verschiedenen Speicherbauelemente DRAM SRAM ROM EPROM EEPROM Flash FRAM MRAM Speichertyp flüchtig flüchtig nichtf nichtf. nichtf. nichtf. nichtf. nichtf. Lesegeschwindigkeit mäßig hoch hoch mäßig mäßig mäßig mäßig mäßig sehr langsam Schreibgeschwindigkeit mäßig hoch - langsam langsam mäßig mäßig Lesefestigkeit gut gut gut gut gut gut mäßig gut Informationsspeicherung schlecht schlecht gut mäßig mäßig gut mäßig mäßig gut Zusätzliche Prozessschritte ja/nein ja/nein nein ja ja ja ja ja 4

5 Speicher - Übersicht Grundlagen Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) 5

6 Speicher - DRAM Patent der DRAM-Speicherzelle von Robert Dennard, IBM, Yorktown Heights, NY(1967) 6

7 Speicher - DRAM Schaltbild (a) und schematischer Querschnitt (b) einer DRAM- Speicherzelle 7

8 Speicher - DRAM DRAM-Zelle und DRAM-Zellenfeld Eine DRAM-Zelle besteht aus Kondensator Transistor Bitleitung und zwei Wortleitungen 8

9 Speicher - DRAM Funktionales DRAM-Speichermodell Adressen Reihen Spalten Ein- & Ausgänge D in D out Kontrollsignale Read / Write Chip Select Versorgung V dd Erde Refresh Reihenadresse Reihendecoder D in Speichermatrix Spaltendecoder D out Refresh-Logik Read / Write Spaltenadresse näheres s. Vorlesung Entwurf Integrierter Schaltungen (Prof. Glauert) Chip Select 9

10 DRAM-Speicher (16 MBit) Speicher - DRAM Blockgröße 56 kbit 64 Reihen 4096 Spalten Zugriffszeit 60 ns 10

11 Schreib- und Speichervorgang Speicher - DRAM Wortleitung Bitleitung 9 V Kondensator 5 V +2,5 V Wortleitung Bitleitung 9 V Kondensator 0 V +2,5 V Wortleitung Bitleitung 0 V Kondensator ,5 V 5 V 0 V 5 V -2,5 V Schreiben einer 1" Schreiben einer 0" Der Transistor wird durch Anlegen der Schaltspannung an die Wortleitung durchgeschalten, der Speicherknoten wird auf 5 V bzw. 0 V gesetzt. Nach Abschalten der Wortleitung bleibt die Ladung am Kondensator erhalten Aufgrund von Leckströmen muss die Speicherinformation nach einiger Zeit gelesen und neu gespeichert werden (refresh) -2,5 V Speichern einer 1" -2,5 V 11

12 Speicher - DRAM Lesevorgang ( folded bitline -Konzept) Vor dem Lesevorgang wird die Bitleitung und die Referenzbitleitung auf U b =U DD /2 aufgeladen An die Wortleitung der Zelle wird die Schaltspannung angelegt, der Transistor schaltet durch Ein Verstärker ermittelt die Spannungsdifferenz )U b zwischen der Bitleitung und der Referenzbitleitung (typ mv) Nach jedem Lesevorgang muss die Information neu gespeichert werden U b U = 2 C b >>C s DD 1 C 1+ C C b : Kapazität der Bitleitung C s : Speicherkapazität b s 12

13 Speicher - DRAM Refresh-Vorgang Ablauf Aufladen der Bitleitung und der Referenzbitleitung Aktivierung der Wortleitung Anschalten des Leseverstärkers Zurückschreiben des Ergebnisses Abstand zwischen Refresh-Zyklen: 2-6 ms (pro Zelle) Refresh-Dauer Ein Zyklus für jede Zelle einer Reihe Unabhängige Blöcke können gleichzeitig aufgefrischt werden, aber nicht alle Blöcke dürfen gleichzeitig aufgefrischt werden zu hohe Leistungsaufnahme Temperatur zu hoher Strom Störungen auf der Betriebsspannung 13

14 Speicher - DRAM Anforderungen an die DRAM-Zelle Ausreichend lange Ladungserhaltung ( retention time ) Die Leckströme der Kondensatorzelle müssen minimal sein Ausreichend großes Lesesignal ( transfer ratio ) Die Spannungsänderung ist von der Speicherkapazität C s und der Kapazität der Bitleitung C b abhängig Unempfindlichkeit gegen Alpha-Teilchen ( soft error ) Alpha-Teilchen führen durch Generation von Elektron-Loch-Paaren zur Löschung der Speicherladung Kondensatormaterialien: SiO 2 (ε = 3,9) ONO: Si-Oxid-Nitrid-Oxid (ε. 7) Ta 2 O 5 (ε. 35) BST: (Ba x Sr 1-x )Ti 1+y O 3+z (ε ) 14

15 Speicher - DRAM Soft-Error durch hochenergetische Teilchen Herkunft von hochenergetischen Teilchen: Atmosphärische Strahlung (Neutronen, Protonen) Energie: bis 1000 MeV α-partikel aus radioaktiven Materialien im Gehäuse ( 238 U, 232 Th, 210 Po) Energie: bis 20 MeV Speichern einer 0 Wortleitung Bitleitung 0 V Kondensator ,5 V "-Teilchen 0 V -2,5 V Speichern einer 1 Wortleitung Bitleitung 0 V Kondensator ,5 V 5 V -2,5 V "-Teilchen Wirkung: Veränderung von Speicherinhalten 0 V 0 1 => 0 0 V 15

16 Speicher - DRAM Ausführungsformen der Speicherkondensatoren Speicherknoten Gegenelektrode Wortlinie Substrat als Gegenelektrode Vergrabener Kontakt Transistor über Kondensator Grabenkondensator Planarer Kondensator Gestapelter Grabenkondensator Oxidkragen zwischen Wanne und Kondensator Dreidimensionaler Kondensator Stapelkondensator Flossenkondensator Kronenkondensator Hoch-ε Kondensator 16

17 Speicher - DRAM DRAM-Entwicklungstrends und Anforderungen 1 M 4 M 16 M 64 M 256 M 1 G 4 G 16 G Produktionsjahr Lithographie, nm 436 g-linie 436 g-linie 365 i-linie 365 i-linie 248 KrF 248 KrF 193 ArF 193 ArF Speicherkapazität, ff Zellengröße (µm²) ,8 0,6 0,25 0,135 0,049 0,025 Refresh-Zeit, ms Betriebsspannung, V 5 5 3,3 3,3 2,2 1,6 1,1 0,8 17

18 DRAM-Entwicklung: Shrink Speicher - DRAM Um den Preisverfall von DRAM-Chips zu kompensieren, werden die Strukturgrößen jährlich reduziert, was zu geringeren Chipgrößen führt und damit zu mehr Chips pro Scheibe ermöglicht Relative Chipgröße Jahr 18

19 DRAM mit Plattenkondensator: Speicher - DRAM Querschnitt einer 1 Mb-Speicherzelle Metallisierung Passivierungsschicht Planarisierung Bitleitung Wortleitung Plattenkondensator direkter Kontakt Transfertransistor 19

20 Speicher - DRAM DRAM mit Grabenkondensator LOCOS-Isolation Wannen-Herstellung Graben-Ätzen Graben-Dotierung Speicher Dielektrikum Poly-Abscheidung Transistor-Herstellung Metallisierung 20

21 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte I Oxidation, Dotierung Nitridabscheidung Nitrid hochdotiertes Si Padoxid Silicium- Substrat 21

22 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte II Lithographie Ätzen Nitrid/Oxid hochdotiertes Si Nitrid Padoxid Silicium- Substrat 22

23 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte III Lack entfernen Grabenätzung hochdotiertes Si Nitrid Padoxid Silicium- Substrat 23

24 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte IV Dotierung im Graben hochdotiertes Si Nitrid Padoxid Silicium- Substrat 24

25 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte V Oxidation bzw. Abscheidung des Kondensatordielektrikums dielektrische Schicht Nitrid Padoxid hochdotiertes Si Silicium- Substrat 25

26 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VI Abscheidung Polysilicium dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si Silicium- Substrat 26

27 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VII Rückätzen Polysilicium dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si Silicium- Substrat 27

28 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte VIII Ätzen Kondensatordielektrikum dielektrische Schicht Polysilicium Nitrid Padoxid hochdotiertes Si Silicium- Substrat 28

29 Speicher - DRAM DRAM mit Grabenkondensator: Herstellungsschritte IX Planarisieren Ätzen Oxid dielektrische Schicht Polysilicium hochdotiertes Si Silicium- Substrat 29

30 DRAM mit Grabenkondensator: Speicher - DRAM Aufbau und Querschnitt der 4 Mb-Speicherzelle von Siemens 30

31 Speicher - DRAM DRAM mit Grabenkondensator (stacked in trench): 16 Mb-Speicherzelle (Siemens) Metallisierung 1 Metallisierung 2 Bitleitung direkter Kontakt Planarisierung Wortleitung Transfertransistor Gestapelter Kondensator im Graben 31

32 Speicher - DRAM DRAM mit Grabenkondensator mit vergrabener Substratplatte (buried plate trench, BPT) Verwendung von schnelleren n-kanal- Transistoren Höheres Rauschen der n-kanal-transistoren wird durch Vorspannung der p-wanne auf -1 V reduziert Bildung der vergrabenen Platte durch Ausdiffusion aus den Gräben 32

33 Speicher - DRAM DRAM mit SPT-Grabenkondensator (substrat plate trench): 4 Mb-DRAM von IBM Speicherknoten: Polysilicium Dielektrikum: ONO Gegenelektrode: p + -Substrat Strap : p-epi Zellengröße: 11,3 µm² Maskenschritte: 13 Recessed LOCOS- Isolation Kontakt p + n-wanne Bitleitung Strap Wortleitung p + -Substrat Mit Poly-Si gefüllter Graben Passive Wortleitung 33

34 Speicher - DRAM DRAM mit SPT-Grabenkondensator (substrat plate trench): 4 Mb Zelle von IBM Problem: Trench-Gate-induzierter Diodenleckstrom p + p + n-wanne p + -Poly Grabendielektrikum p + -Substrat Trench-Gate-induzierter Diodenleckstrom 34

35 Speicher - DRAM DRAM mit Grabenkondensator (SPT): 16 Mb-DRAM von IBM MINT-Zelle (merged isolation and node trench) STI Vertikale Isolation zwischen Wanne und Kondensator durch Oxidkragen (collar) Kontakt Bitleitung Strap Wortleitung n-wanne Passive Wortleitung STI anstelle der LOCOS- Isolation p + -Substrat Kragen (Collar) Mit Poly-Si gefüllter Graben 35

36 Speicher - DRAM DRAM mit Grabenkondensator (SPT): Intrinsisches Poly-Si Si 3 N 4 Herstellung der Strap -Verbindung Poly-Silicium-Abscheidung Ausdiffusion Poly-Si Strukturierung p + diffundierter Speicherknoten n-wanne Abscheidung von intrinsischem Poly-Si p + diffundierter Speicherknoten n-wanne Ausdiffusion von Bor SiO 2 p + Poly-Si- Grabenauffüllung Intrinsisches Poly-Si SiO 2 p + Poly-Si- Grabenauffüllung p + -Poly-Si Si 3 N 4 Si 3 N 4 p + diffundierter Speicherknoten n-wanne Selektives Ätzen p + Poly-Si- Grabenauffüllung SiO 2 36

37 Speicher - DRAM DRAM mit Grabenkondensator (SPT): Problem: Vertikaler p-kanal- Transistor führt zu Leckströmen (GIDL gate induced drain leakage) U SSubstrate in A p + n-wanne p + -Substrat Dünnes Gateoxid p + Poly Daten Modell flacher Kragen mittlerer Kragen tiefer Kragen Abhängigkeit des Leckstroms von der Tiefe des Collars U G in V 37

38 DRAM mit Grabenkondensator: Speicher - DRAM 64 Mb-DRAM von IBM BPT-Zelle (buried plate trench) Kontakt ohne Barriere Bitleitung Strap Passive Wortleitung Reduzierter Platzbedarf für den Bit-Line-Kontakt n + Wortleitung STI p-wanne n Kragen (Collar) Mit Poly-Si gefüllter Graben 38

39 DRAM mit Grabenkondensator: Speicher - DRAM 256 Mb-DRAM von IBM BEST-Zelle (buried strap trench): Kontakt ohne Barriere Bitleitung Vergrabenes Strap Passive Wortleitung Vergrabener Kontakt (buried strap) des Transistors mit dem Kondensator n + Wortleitung p-wanne STI n Kragen (Collar) Mit Poly-Si gefüllter Graben 39

40 DRAM mit Grabenkondensator: Zellenstruktur und -größe für die (a) 4 Mb-Zelle (b) 16 Mb-Zelle (MINT) (c) 64 Mb-Zelle (BPT) (d) 256 Mb-Zelle (BEST) von IBM Speicher - DRAM 40

41 Speicher - DRAM Entwicklung der DRAM-Speicherzellen bei IBM Mb Probleme Verwendete Technologie Form 1 Hohe Defektdichte bei planaren Kondensatoren ONO Speicherknoten- Isolator Tiefe Grabenkondensatoren oder Stapelkondensatoren oberhalb der Si- Oberfläche 4 Ein vertikaler p-fet entsteht, da die Zelle in einer Wanne sitzt LOCOS isoliert den Graben vom benachbarten aktiven Bereich, um parasitäre Seitenwandströme zu vermeiden Tiefe Grabenkondensatoren 16 Der für die dicke Oxidisolation geplante Bereich verbraucht den Platz für den Speicherkondensator Oxidkragen verhindert ungewollte Verbindungen zwischen Transistor und Graben 100 nm dicker Oxidkragen Der Graben kann jetzt zwischen den Transistoren untergebracht werden 64 PMOS ist langsamer als NMOS p-wanne (NMOS) BPT (buried plate trench) 256 PMOS ist langsamer als NMOS vergrabenes Strap mit Seitenwandkontakt an einem Rand des Speichergrabens BEST (buried strap trench) Erhöhung der Kapazität durch dünneres Dielektrikum+ Platte auf U dd /2, um die Feldstärke im Diel. zu reduzieren 41

42 Speicher - DRAM DRAM mit Grabenkondensator auf SOI-Material 1) Bit-Line 2) Word-Line 3) Drain 4) Source 5) Isolator 6) Kondensatorplatte 7) Kondensatordielektrikum 8) Speicherelektrode 9) Silicium-Substrat 42

43 Speicher - DRAM DRAM mit Stapelkondensator: Aufbau und Herstellungsschritte 43

44 Speicher - DRAM DRAM mit Stapelkondensatoren: Flossen-Kondensator ohne Planarisierung mit Planarisierung 44

45 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator 45

46 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator Mehrfacher Kronen-Kondensator Rau-Silicium-Kronen-Kondensator 46

47 Speicher - DRAM DRAM mit Stapelkondensatoren: Kronen-Kondensator Herstellung des Mehrfach- Kronen-Kondensators 47

48 Speicher - DRAM Vergleich zwischen Graben- (Trench-) und Stapel- (Stack-) Kondensator Stapelkondensator + kompatibel mit hoch ε-schichten + wenig Substratdefekte - Erhöhung der Kondensatorfläche - starke Topographie, schwieriger Ätz- / Abscheideprozess für Kontaktlöcher Grabenkondensator + planarer Chip möglich + kompatibel mit embedded - DRAM - nicht mit hoch ε-schichten kompatibel - schwieriger Ätzprozess der Gräben 48

49 Speicher - DRAM Vergleich zwischen Graben- (Trench-) und Stapel- (Stack-) Kondensator: Prozessablauf Passivierung Metallisierung Transistoren Isolation Wannen CMOS Passivierung Metallisierung Stapelkondensator Bitleitung Transistoren Isolation Wannen DRAM mit Stapelkondensator Passivierung Metallisierung Bitleitung Transistoren Isolation Wannen Grabenkondensator DRAM mit Grabenkondensator 49

50 Speicher - DRAM Ausblick: Speicherzelle mit hoch g-material (BST) 50

51 Speicher - Übersicht Einleitung Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) ROM EPROM, EEPROM, Flash-EEPROM FRAM (FeRAM) MRAM 51

52 Speicher - SRAM Prinzip: Rückgekoppelte Schaltung von zwei Invertern (Flip-Flop) Zwei Transistoren zum Schreiben / Lesen des Speicherinhalts Im Inverterkreis bleibt die Information nach Ausschalten der WL erhalten WL WL 1 BL BL 1 52

53 Speicher - SRAM Schaltbild (a) und Layout (b) einer SRAM-Zelle mit 6 Transistoren p p n n n n Schaltbild alternativ: Lasttransistor Problem: Flächenbedarf Layout 53

54 4-Transistor SRAM Speicherzelle Speicher - SRAM Wortleitung Wortleitung Last Zugriff Zugriff Bitleitung Bitleitung Treiber Vorteil der 6-Transistor-Zelle: niedrigere Leckströme Nachteil der 4-Transistor-Zelle: höherer Platzbedarf 6-Transistor-Zelle mit Dünnfilm-Transistoren 54

55 Speicher - SRAM SRAM-Speicherzelle mit Dünnfilm- (TFT-) Transistoren: Querschnitt und Herstellungsschritte für TFT-Transistoren Vorteil: geringere Fläche Kanal vom Poly-Si PMOS-TFT Gateelektroden vom Poly-Si PMOS-TFT Metallisierung Source Drain U cc SiO 2 Gateelektroden vom Substrat-Si MOS 55

56 Speicher - Übersicht Einleitung Dynamische Speicherzelle (DRAM) Statische Speicherzelle (SRAM) Nichtflüchtige Speicher (NVM) ROM EPROM, EEPROM, Flash-EEPROM FRAM (FeRAM) MRAM 56

57 Speicher - Nichtflüchtige Speicher Bisher Dynamische Speicher Informationsdauer im ms-bereich Regelmäßiges Auffrischen (Refresh) Statische Speicher Information stabil bis zum Abschalten der Spannung Jetzt Nichtflüchtige Speicher Information bleibt auch nach Abschalten der Spannung erhalten Unterschiedliche Programmierung Anwendung Boot-ROM PDAs, Handys, Digitalkameras,... 57

58 Grundtypen Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher Programmierung bei Fertigung (ROM) Anwenderprogrammierbare Speicher UV-löschbare Speicher (EPROM) Elektrisch löschbare Speicher (EEPROM, Flash-EEPROM) Ferroelektrische Speicher (FRAM, FeRAM) Magnetoresistive Speicher (MRAM) 58

59 Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher (ROM) BL 1 BL 2 Ein Transistor als Speicherzelle Speicherinhalt wird bei der Herstellung festgelegt Kostengünstig bei großen Stückzahlen Vorbereitung der gemeinsamen Prozessschritte WL 1 Source WL 2 Verschiedene Herstellungsmöglichkeiten Programmierung durch unterschiedliches Feldoxid (früh im Herstellungsprozess) Einsatzspannung (Implantation) Kontaktlöcher im Metall Reihenadresse Reihendecoder D in Read Speichermatrix Spaltendecoder Spaltenadresse Chip Select D out 59

60 Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher Programmierung durch unterschiedliches Feldoxid Maske: Definition der aktiven Gebiete bzw. Feldoxid Dünnes Oxid (Gateoxid)= 1 Dickes Oxid (Feldoxid)= 0 Flächenvergleich (2 µm-technologie): ROM: 62 µm² DRAM: 85 µm² SRAM: 550 µm² Programmierung durch Änderung der Einsatzspannung (Implantation) Implantation von Bor Transistor ist immer abgeschaltet Vorteil: Programmierung findet deutlich später im Prozess statt 60

61 Speicher - Nichtflüchtige Speicher Maskenprogrammierbare Speicher Programmierung durch Kontaktlöcher Beispiel: Doppel-Poly-Zelle Poly 1: Wortleitung (Gate-Poly) Poly 2: Verbindung von Metall und Drain Metall: Bitleitung kontaktiert nicht kontaktiert WL 1 Source WL 2 BL 1 BL 2 61

62 Speicher - Nichtflüchtige Speicher EPROM, EEPROM und Flash-EEPROM-Zelle: Prinzip MOS-Transistor mit zweiter Gateelektrode (Floating Gate) zwischen Gatekontakt (Control Gate) und Kanalbereich Auf dem Floating Gate kann Ladung gespeichet werden, wodurch sich die Einsatzspannung des Transistors verschiebt Verfahren zur Programmierung: 1 0 I heiße Elektronen D Tunnelstrom durch das Oxid Steuergate Source Floating Gate Drain I D ( 1 ) I D ( 0 ) U T U T =Q/C FC U T0 5 V U T U DS 62

63 Speicher - Nichtflüchtige Speicher EPROM, EEPROM und Flash-EEPROM-Zelle: Aufbau EPROM (Erasable Programmable Read-Only-Memory) Programmierung über CHE (Channel Hot Electron) Löschung über UV-Licht (nur kompletter Chip) EEPROM (Electrically Erasable Programmable Read-Only-Memory) Programmierung und Löschung über Fowler-Nordheim-Tunneln Flash-EEPROM Programmierung über CHE oder FN-Tunneln Löschung über FN-Tunneln 63

64 Speicher - Nichtflüchtige Speicher EPROM-Programmierung Passivierung V G V D Zwischen-Poly Dielektrikum Gateoxid n+ Source Poly 2 Poly 1 p-si n+ Drain Control Gate Floating Gate Schreiben V G >V T >0 V D > 0 Löschen V G >V T >0 UV-Licht V D > 0 e - e - e - e - e - e - e - n+ Source p-si Elektronen- Tunnel n+ Drain n+ Source p-si Elektronen- Tunnel Drain n+ 64

65 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle I: Aufbau Passivierung U G U D Zwischen-Poly Dielektrikum Gateoxid n+ Source n - Poly 2 Poly 1 p-si n+ Drain Control Gate Floating Gate Transistor mit sog. floating gate (Bereich zwischen Gate und Kanal), wo negative Ladung gespeichert werden kann, die die Einsatzspannung des Transistors verschiebt 65

66 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle II: Programmieren und Löschen Programmieren (Schreiben einer 1) Löschen (Schreiben einer 0) U S =0 U G >U T(Tunneln) >0 U D =5 V U S =0 U G =-11 V offen n+ Source n - e - e - e - e - e - p-si Elektronen- Tunnel n+ Drain n+ Source e - e - e - e - e - n+ n - p-si Drain Elektronen- Tunnel 66

67 Einleitung - Bauelemente Integrierter Schaltungen Flash-Zelle III: Auslesen Wenn am floating gate keine Ladungen vorhanden sind: Transistor schaltet ein, Drainspannung wird 0 Zustand 0 U S =0 Auslesen U T(Tunneln) >U G >0 U D =5 V, dann wird gemessen n+ n + Source n - p-si n + Drain Wenn am floating gate Ladungen vorhanden sind: Einsatzspannung des Transistors ist erhöht worden, so dass der Transistor nicht einschaltet, Drainspannung bleibt 5 V Zustand 1 67

68 Speicher - Nichtflüchtige Speicher Programmiermechanismen: Fowler-Nordheim-Tunneln 68

69 Speicher - Nichtflüchtige Speicher Programmiermechanismen: Tunneln heißer Elektronen II Erfordert zum Programmieren eine hohe Drain-Source- Spannung Hohe Abhängigkeit von der Kanallänge 69

70 Speicher - Nichtflüchtige Speicher Vergleich von CHE und FN Programmiergeschwindigkeit Programmierspannung Leistungsaufnahme Lebensdauer (Zyklen) Wichtigste Prozessgröße CHE hoch niedrig hoch besser Kanallänge FN niedrig hoch niedrig schlechter Oxiddicke 70

71 Speicher - Nichtflüchtige Speicher EEPROM-FLOTOX-(FLOating gate Tunneling OXide) Zelle Schaltbild einer FLOTOX-Zelle Zusätzlich zur Speicherzelle ist ein Auswahltransistor notwendig Schreiben: Große positive Spannung (ca. 15 V) an WL und BL Steuergate auf 0 V und Source-Leitung offen (floatend) hohe Spannung über Tunneloxid Elektronen tunneln aus dem Floating Gate in das n + -Gebiet 71

72 Speicher - Nichtflüchtige Speicher EEPROM-FLOTOX-(FLOating gate Tunneling OXide) Zelle Layout Querschnitt 72

73 Flash-EEPROM-Zellen Speicher - Nichtflüchtige Speicher Programmierung über CHE oder FN-Tunneln Löschung immer über FN-Tunneln Der Ladungsfluss in das Floating Gate ist von der Speicherarchitektur abhängig: NOR-Zellenfeld: CHE-Zellen und FN-Zellen möglich NAND-Zellenfeld: nur FN-Zellen möglich 73

74 Speicher - Nichtflüchtige Speicher Speicher-Architekturen: NOR-Architektur Lesen: Positive Spannung an Word-Line (unselektierte Word-Lines geerdet) Messung des Stroms der entsprechenden Bit-Line 74

75 Speicher - Nichtflüchtige Speicher Speicher-Architekturen: NAND-Architektur Die Reihenschaltung der Transistoren ermöglicht keine hohen Drain-Source- Spannungen und somit keine CHE- Programmierung 75

76 Speicher - Nichtflüchtige Speicher Programmieren und Löschen von Flash-EEPROM-Zellen für die NAND-Architektur Lesen: Anlegen der Lesespannung an selektierte WL Einschalten aller unselektierten Transistoren unabhängig vom Speicherzustand durch hohe Spannung an unselektierten WL Einschalten der SSL und GSL (string bzw. ground select line) und Messung des Stromes über selektierte BL Programmierung nur über FN-Strom möglich: Schreiben: Hohe positive Spannung an das Steuer-Gate Elektronen tunneln vom Substrat in das Floating Gate Löschen: Hohe positive Spannung an das Substrat Elektronen tunneln aus dem Floating Gate in das Substrat Vorteil gegenüber NOR: höhere Integrationsdichte (Einsparen von Kontakten) 76

77 Speicher - Nichtflüchtige Speicher Vergleich der NOR- und NAND-Architektur NOR Bessere Löschen/Schreiben-Festigkeit (>10 5 Zyklen bei NOR, >10 4 Zyklen bei NAND) Schnelles Lesen (100 ns) Langsames Schreiben (10 µs) Für Programmcode NAND Kleinere Zellen (40%) Langsames Lesen (1 µs) schnelles Schreiben (1 µs) Für Daten 77

78 Speicher - Nichtflüchtige Speicher FeRAM-Speicherzelle Informationsspeicherung durch Polarisation einer ferroelektrischen Schicht Ferroelektrische Schichten: PZT, SBT, (BST) Abbildung aus Semiconductor International Nov Darstellung der Speicherzelle REM-Aufnahme 78

79 Speicher - Nichtflüchtige Speicher Polarisationskurve und Kristallstruktur von Blei-Zirkon-Titanat (PZT) 79

80 Speicher - Nichtflüchtige Speicher Aufbauformen von FRAM-Speicherzellen: laterale Speicherzelle Vorteil: einfache Realisierung da geringe Kontaminationsgefahr durch Ferroelektrika Nachteil: hoher Flächenbedarf 80

81 Speicher - Nichtflüchtige Speicher Aufbauformen von FRAM-Speicherzellen: vertikale Speicherzelle Prozessintegration schwierig noch in der Entwicklungsphase!! 81

82 MRAM-Speicherzelle Speicher - Nichtflüchtige Speicher Magnetoresistives Material: Dauerhafte Änderung des elektrischen Widerstands durch ein äußeres magnetisches Feld Informationsspeicherung durch Vergleich zweier Schichten: magnetisch weiche Schicht ist veränderbar, magnetisch harte Schicht ist unveränderbar (Referenz) mramimages.shtml 82

83 MRAM-Speicherzelle Speicher - Nichtflüchtige Speicher Schreib- und Leseverfahren Video startet auf Mausklick Grafiken und Video von 83

84 MRAM-Speicherzelle Layout (Prototyp) Speicher - Nichtflüchtige Speicher images.shtml 84