Elektronik-Grundlagen II Digitale Schaltungen

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1 Elektronik-Grundlagen II Digitale Schaltungen H. T. Vierhaus BTU Cottbus Technische Informatik

2 Digitale und analoge Signale u (t) t u (t) high (1) low (0) t

3 Digitale Schaltung und Signal-Regenerierung G1 G3 G5 G2 G3 u (t) Eingangssignal regeneriertes Signal Begrenzung des Ausgangssignals durch VDD t

4 Schalternetzwerk (Inverter) VDD Ansteuerung Ausgang GND VDD Ansteuerung Ausgang GND

5 Inverter mit Pull-up-Widerstand und Pull-Down-Transistor VDD Ansteuerung R Ausgang GND

6 Pass-Transistor und Transmission Gate Pass-Transistor Transmission Gate Steuersignal Quelle / Eingang Ausgang Quelle / Eingang Ausgang GND Steuersignal GND Steuersignal

7 Schnitt durch einen Inverter in integrierter nmos-technologie N-well CMOS Technology metal gate-oxide field-oxide p - bulk GND n-channel p-channel VDD poly-silicon n+ n+ p+ p+ n-well n-well p- bulk silicon n-diffusion p-diffusion

8 In MOS-Technologie integrierbare Bauelemente Transistor mit Substratanschluß an Masse (n-kanal) Transistor mit Substratanschluß an VDD (p-kanal) Signalleitung R = VDD Widerstand GND oder Signalleitung Kapazität gegen Masse Dioden gegen Masse

9 Integrierte Bipolare Transistoren npn-transistor pnp-transistor (aktiver Schalter)(passiv, NF) Multi-Emitter-Transistor

10 Beschränkt realisierbare Baulemente (mit Parasitics) nur als: über 1 kohm GND - schwebende Dioden, - schwebende Kapazitäten - Widerstände

11 Schlecht oder gar nicht realisierbare Bauelemente Induktivität (mit zus. Widerständen als Parasitic realisierbar) große Kapazitäten Elektromechanische Bauelemente Übertrager / Transformator Große Widerstände, Präzisionswiderstände

12 Integrierter bipolarer Transistor Einzeltransistor E B C n++ P + n+ n - (epitaktisch) Isolator n++ Grundsubstrat Multi-Emitter-Transistor E1 E2 B C n++ n++ P + n+ n - (epitaktisch) Isolator n++ Grundsubstrat

13 Bauformen integrierter pnp-transistoren Isolator B E Isolator n++ n - p + Vertikaler pnp-transistor C P - Grundsubstrat Isolator B n+ C p E p + C p n - Isolator Lateraler pnp-transistor n + P - Grundsubstrat

14 MOS-Inverter mit Pull-up-Transistor I KS I DS U GS als Parameter R D VDD Lastkennlinie R D n-enh. out U GS GND U LL U DS

15 Basis-Typen von MOS-Invertern VDD VDD2 VDD1 VDD n-enh. n-enh. n-depl. n-enh. n-enh. n-enh. GND A B C

16 Selbst-sperrender Lasttransistor im Ausgangs-Kennlinienfeld I DS I KS U GS als Parameter VDD n enh. Lastkennlinie R D selbstsperrender Lasttransistor U GS n-enh. out GND Lasttransistor: U GS = U DS U LL U DS

17 Selbst-leitender Lasttransistor im Ausgangs- Kennlinienfeld I DS I KS Lastkennlinie R D U GS als Parameter VDD n-depl. selbstleitender Last-Transistor U GS n-enh. out GND Lasttransistor: U GS = 0 U LL U DS

18 Inverter in nmos-technologie (Schnitt) nmos Technology metal gate-oxide field-oxide GND n-channel enhancement n-channel depletion VDD p - bulk poly-silicon p- bulk silicon n-diffusion p-diffusion

19 nmos-grundgatter VDD VDD n-depl. out n-depl. out NAND A B out A n-enh. B n-enh. GND A B n-enh. n-enh A B out NOR GND

20 AND / OR-Gattern in nmos-logik VDD VDD n-depl. n-depl. n-depl. n-depl. out A n-enh. out n-enh. n-enh. n-enh. A B B n-enh. n-enh. GND GND

21 nmos-komplexgatter A B C VDD n-depl. n-enh. n-enh. D n-enh. n-enh. E nenh. out GND out = A B C + D E NAND - NOR A B C D E out usw

22 Dynamische RAM-Zelle (1-Transistor-Zelle) in out C Ableitung S in S out X (Speicher) 0 0 X (Speicher)

23 Drei-Transistor-Speicherzelle Zeilen-Leseleitung Spaltenleseleitung Spaltenschreibleitung T3 T2 T1 C Zeilen-Schreibleitung

24 Ein-Transistor-Zelle mit Lese- und Rückschreibverstärker Datenleitung Daten aus C1 T1 Zeilenregister Leseverstärker Zeilenleitung (schreiben / lesen) T2 C2 Schreibverstärker Spaltenleitung Daten ein

25 Speicher-Zeitparameter t RP = Row Address Strobe Precharge Time Zeit für das Rückschreiben von Sende-Amp-Werten und das Vorladen der Sende-Amplifier - bis zu 9 Taktzyklen t RCD = RAS to CAS Delay Zeit für das Bereitstellen des SA-Ausgangswerten bezogen auf die Spalten Taktzyklen CL = Column Address Strobe Latency- Zeit bis zur Übertragung der ausgewählten SA-Outputs über die Spaltenauswahl zu den Ausgangspuffern Taktzyklen Kennung für Speicher: a: CL PC a b c b: t RCD c: t RP

26 Zelle mit Trench-Kondensator "Trench"- Kondensator metal gate-oxide field-oxide p - bulk GND VDD p- bulk silicon n-diffusion p-diffusion

27 Speicher-Matrix Word - Line Bit - Line Zellen

28 Statische MOS-Speicherzelle VDD senseamplifier n-depl. n-depl. lesen schreiben in n-enh. n-enh. GND (adr. * RE) (adr. * WE)

29 ROM-Speichermatrix Eingangsadresse A7 1 aus Verknüpfung Zeile Decoder Speichermatrix 32 * 32 1 A3 0 Spalte A2 A1 A0 CS aus 8 1 aus 8 1 aus 8 1 aus 8 D0 D1 D2 D3 Datenausgang

30 Programmierung von Festwertspeichern BL BL WL VDD VDD "1" "0 "

31 Tunnel-Effekt beim MOS- Transistor Isoliertes Gate p-substrat

32 FAMOS-Transistor Steuer-Gate Isoliertes Gate p-substrat

33 EEPROM-Zelle mit Auswahltransistor Isoliertes Gate Steuer-Gate Tunnel-Oxid Auswahl-Gate p-substrat

34 Flash-Speicher EEPROM- Speicher Flash-Speicher Zellen einzeln setzbar und löschbar Zellen nur insgesamt oder als Block löschbar NOR-Flash Zellen einzeln random adressierbar, 1000 bis mal reprogrammierbar NAND-Flash Zellen nur seriell adressierbar, ca mal re-programmierbar

35 Programmierbares Feld VDD VDD AND - Plane OR - Plane VDD Y2 = A + B = A * B Y1 = A + B = A * B A B Z = Y1 * Y2 = Y1 + Y2

36 PLA-Struktur AND-Array OR-Array VDD VDD A B C Eingänge Z1 Z2 Z3 Z4 Ausgänge

37 nmos / CMOS-Inverter VDD n-depl. idd(t) VDD p- enh. idd(t) in n-enh. GND n-enh. GND uin(t) uin(t) idd(t) idd(t)

38 Schaltschwellen in CMOS-Logik VDD VDD-Uthp Uin Uthn 0 p-kanal - MOS sperrt n-kanal - MOS leitet beide Transistoren leitend n-kanal - MOS sperrt p-kana l- M O S leitet

39 n-wannen CMOS-Technologie (Inverter) metal gate-oxide field-oxide p - bulk GND n-channel p-channel VDD poly-silicon p+ p+ n+ n+ n-well n-well p- bulk silicon n-diffusion p-diffusion

40 p-wannen CMOS-Technologie Metall gate-oxide field-oxide n - bulk GND n-channel p-channel VDD poly-silicon p+ p+ n+ n+ p-well p-well n- bulk silicon n-diffusion p-diffusion

41 CMOS2-NAND-Gatter in statischer Logik VDD x1 x2 y x1 p- enh. n-enh. p- enh. y x2 n-enh. GND

42 CMOS 2-NOR-Gatter VDD x1 x2 y x1 x2 p- enh. p- enh. n-enh. GND y n-enh

43 CMOS AND-Gatter VDD p- enh. p- enh. p- enh. x1 n-enh. n-enh. y x2 n-enh. GND

44 CMOS OR-Gatter VDD x1 x2 p- enh. p- enh. p- enh. n-enh. y n-enh. GND n-enh. GND

45 CMOS Komplexgatter VDD D p-enh. p-enh. P E p-enh. p-enh. p-enh. A B C out A n-enh. n-enh. B n-enh. D n-enh. C nenh. E GND

46 CMOS Transmission Gate S in out S

47 Treiberstufe in BiCMOS-Technik VDD in out GND

48 Gatter-Verlustleistung Pv / mw Gatterleistung über Taktfrequenz 10** 3 10** 2 10** 1 ECL (50 Ohm) ECL (75 Ohm) TTL 10**0 10** -1 TTL-LS CMOS (15 V) 10**- 2 10** **4 10**5 f / khz

49 Planar-Prozess CMOS (1) Oxidation Der Wafer erhält durch Oxidation im Diffusionsofen bei ca. 950 C eine Oxidschicht (Si O 2 ) 0,7 mm Silizium-Wafer (p dotiert) (bulk silicon)

50 Planar-Prozess CMOS (2) Fotolack-Beschichtung SiO 2 (Feldoxid) Fotolack (UV-empfindlicher Kunststoff) Silizium-Wafer (p dotiert)

51 Planar-Prozess CMOS (3) UV-Belichtung Maske Crom Silizium-Wafer (p dotiert)

52 Planar-CMOS-Prozess (4) Lack auflösen Auflösen des belichteten Lacks mit Lösungsmittel Silizium-Wafer (p dotiert)

53 Planar Prozess CMOS (5) Oxid-Ätzen Flußsäure Silizium-Wafer (p dotiert) Fenster

54 Planar-Prozess CMOS (6) Ionen-Implantation Ionen (z. B. Phospor) 100 kv Beschleunigungsspannung Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

55 Planar-Prozess CMOS (7) Oxidation (nass) Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

56 Planar-Prozess CMOS (8) Öffnen der Gate-Bereiche Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

57 Planar-Prozess CMOS (9) Gate-Oxidation (trocken) Gate-Oxid Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

58 Planar-Prozess CMOS (10) Poly-Silizium-Abscheidung Poly-Si-Abscheidung im Reaktor-Gefäß (Verdampfer) Lack Gate-Oxid Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

59 Planar-Prozess CMOS (11) Nass-Oxidation Gate-Oxid Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

60 Planar-CMOS-Prozess (12) Öffnen der Aktivgebiete (n) Gate-Oxid Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

61 Planar-CMOS-Prozess (13) n-diffusion Phosphor-Atome (aus eingeleitetem PH 3 -Gas) im Diffusionsofen (950 C) Gate-Oxid Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

62 Planar-CMOS-Prozess (14) Öffnen der Aktivgebiete (p) n-aktivgebiet Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

63 Planar-CMOS-Prozess (15) p-diffusion Bor-Atome (aus eingeleitetem B 2 H 6 -Gas) im Diffusionsofen (950 C) n-aktivgebiet Silizium-Wafer (p dotiert) implantierte Ionen (n-wanne)

64 Planar-CMOS-Prozess (16) Nach der p-diffusion: Oxidation im Diffusionsofen mit Nassoxid n-aktivgebiet Silizium-Wafer p-aktivgebiet implantierte Ionen (n-wanne)

65 Planar-CMOS-Prozess (17) Öffnen der Kontaktlöcher (Ätzung mit Lack-Maske) n-aktivgebiet Silizium-Wafer p-aktivgebiet implantierte Ionen (n-wanne)

66 Planar-CMOS-Prozess (18) Metallisierung Verdampfung von Al- oder Cu-Legierungen im Reaktor-Gefäß n-kanal-mos- Transistor p-kanal-mos- Transistor implantierte Ionen (n-wanne)

67 Planar-CMOS-Prozess (19) Wannen-Kontakt GND Passivierungsschicht (Glas) VDD n-kanal-mos- Transistor p-kanal-mos- Transistor implantierte Ionen (n-wanne)

68 VDD Metall p-diffusion Kontakte 0,5 Poly-Silizium n-kanal- Transistoren 1,0 um out n-diffusion GND in1 in2

69 Layout-Struktur eines ICs Schutzstruktur Input- Pads GND- Pad Power- Pad Output- Pads Pad- Treiber (verstärker) PLA- Struktur Standard- Zellen

70 Platine mit niedrig / mittelhoch integrierten Bausteinen Steckerleiste Platine MSI / SSI - Bausteine

71 IC-Entwurf: Logik aus Standardzellen VDD GND Signalanschlüsse Zellen Zellen Verdrahtungskanal Zellen Pads

72 Makrozellen-ASIC Pads Std-Zellen PLA RAM ROM Prozessor- Kern

73 Gate-Array-Basisstruktur Zelle p-diffusion n-diffusion Polysilizium

74 Gate-Array-Verdrahtung VDD (Metall) p-diffusion Kontaktloch n-diffusion Signalleitung (Metall) GND (Metall)

75 PLD-Grundstruktur UND - Matrix ODER-Matrix Treiber/Inverter Ausgänge Eingänge

76 FPGA-Grundstruktur E / A - SRAM - Programmierbare Verbindg.

77 Grundzelle eines FPGAs (Firma Xilinx) data in reset enable clock R M 1 QX A B C D E kombinatorischer Block MUX MUX C 2/ 1 1, 2 D 1, 2 D C 2 / 1 M 1 R QY MUX MUX X Y

78 Programmierbare Logik Typ Program- Größe Ein- / Ausg. Sonstiges Verzögerung mierung prog. E / A Speicherbausteine DRAM flüchtig 16 Mbit 24 / 1-22 /4/ - refresh notw ns SRAM flüchtig 4 MBit 19 / 8 / ns 1 MBit 17 / 8 / ns EPROM löschbar 1 MBit 16 / 16 / - Programmierbare logische Felder PAL22L10 löschbar 160 Prod. T. 12 / 10 / - Altera löschbar 384 Prod. T. 16 / - / prog. E/A Zellen 50 ns EP1800 AMD löschbar 4*64 Prod. T. 6 / - / 64 4 univ. verbindbare 20 ns MACH 130 Blöcke pro Block programmierbare Logikbausteine Xilinx flüchtig äqu. - / - / Funkt.-Blöcke 5-7,5 ns p. Block XC 4020 Actel Gatter irreversibel 8000 äqu. G. - / - / Logik- Mod. 10 ns pro Block

79 Platine mit hochintegrierten Rechner-Baugruppen Stecker- Leiste Mikropr. PROM PROM RAM RAM Platine